序列碼的產生與序列碼的檢測

典型移位型計數器以MSI為核心的同步時序電路的分析與設計集成計數器的級聯、任意模值計數器集成計數器

集成寄存器6.5常用集成時序邏輯器件及應用本節主要內容計數器的功能及用途計數器的主要功能是累計輸入脈沖的數目。它可以用來計數，分頻，此外還可以對系統定時，順序控制等操作。計數器的分類按時鐘控制方式分類：異步，同步計數器。按計數功能分類：加法計數，減法計數和可逆計數三大類。6.5.1集成計數器按數制分類SYN名稱模值狀態編碼方式/無多余狀態,能自啟動二進制計數器十進制計數器任意進制計數器環形計數器扭環形計數器M=2nM=10M＜2nM=nM=2n二進制碼BCD碼多種方式/自啟動情況6個多余狀態2n-M個多余狀態2n-n個多余狀態2n-2n個多余狀態檢查多余狀態注意:n表示觸發器的個數一、同步二進制計數器7416174161邏輯符號QAQBQCQDPCPABCD74161TCrLDOC(MSB)74161是同步加1計數器，具有同步置數和異步清零的功能。計數范圍從0000到1111循環.6.5.1集成計數器⑤計數脈沖輸入端：CP上升沿有效控制端QAQBQCQDPCPABCD74161TCrLDOC(MSB)②同步預置端LD:

低電平有效③計數允許控制端P、T:

高電平有效④置數輸入端A、B、C、D:CP上升沿置數有效①異步清0端

Cr:低電平有效與CP無關計數器輸出端QD

為最高位進位輸出端Oc輸入輸出CPCrLDPTDCBAQDQCQBQA74161功能表QAQBQCQDPCPABCD74161TCrLDOC(MSB)Oc=QdQcQbQaT×0×××××××0000××10××dcbadcba1111110111×0××××××××××××加１計數保持保持Oc=0二、同步十進制計數器7416074160是同步十進制加1計數器，具有同步置數和異步清零的功能,控制信號與74161相同.計數范圍從0000到1001循環.74160aQaQbQcQdCPOcCrLDTPbcd74160邏輯符號Oc=QdQcQbQaT三、十進制可逆集成計數器7S4L192功能表特點：①雙時鐘輸入CP+、CP-，上升沿有效。

②異步清0端Cr，

高電平有效。

③異步預置控制端LD，低電平有效。

④進位輸出Oc、借位輸出OB分開。邏輯符號CP+CP-LDCrQDQCQBQA1000000110DCBA1101110加法計數減法計數保持四、二進制可逆集成計數器74LS169功能表特點：①加減控制型可逆計數器。②無清0端，清0靠預置。③進位和借位都為Oc。④計數允許端P、T，低電平有效。邏輯符號1、同步級聯QAQBQCQDQ0Q1Q2Q3Oc1P1T174161(1)QAQBQCQDQ4Q5Q6Q7Oc2P2T211CP74161(2)CPCP6.5.1.2集成計數器的級聯

工作過程:CpQ3Q2Q1Q0T2=Oc1Q7Q6Q5Q4Oc=QdQcQbQaT0000000000001000001↑……000001110000001111100000000000012↑15↑16↑2、異步級聯工作過程:Oc=QdQcQbQaT0000100000001100001↑……10000111010000111100000000012↑15↑16↑CpQ3Q2Q1Q0CP2=Oc1Q7Q6Q5Q400016.5.1.3任意模值計數器00011001輸入輸出CPCrLDPTDCBAQDQCQBQA×0×××××××0000××10××dcbadcba1111110111×0××××××××××××加１計數保持保持Oc=074161功能表00000010001101000101011001111000101010111100110111101111異步清零同步置數S1、S0：工作方式控制端。例：分析同步時序電路。0101100101模M計數器=M倍分頻器左移/右移（right/leftshiftregister）100、001、011、111、111、110100、001、011、111、111、11000101選74194實現計數器01010Cr=M中的“1”與非⑴用74LS194設計一個能①根據序列信號長度M，設Cr：異步清0端，低電平有效。例：設計一個能同時產生兩組序列碼的雙序列碼發生器，要求兩組序列碼分別為：Z1－110101，Z2－010110。00010例：用74161實現模M=7計數器。00001000010011000010101001101110QaQbQcQdCr=0過渡狀態1Cr=M中的“1”與非異步清零的時序波形：Cp123456789QaQbQcQdQcQbQa0000000100100011010001010110LD=0例：用74161實現模M=7計數器。QdQcQbQa0001000100100011010001010111LD=0計數狀態表1計數狀態表2M=計數終值-計數初值+1計數器模值(M)的確定QdQcQbQa0000000100100011010001010110計數狀態表1計數終值110LD=計數終值中的“1”與非計數初值0003.可編程計數器（利用Oc端)M=24-DQdQcQbQa1001101010111100110111101111例：用74161實現模M=7計數器。LD=0計數終值=24-1計數初值DM=計數終值-計數初值+1Oc=QdQcQbQaTM=2n-DM=2n-D可編程計數器的計數范圍計數初值D計數終值=2n-1Mmax=2nMmin=2當D=0時當D=2n-2時例：分析以下計數器的計數模值M=?M=計數終值-計數初值+1M=(1000-0010+1)2=710M=(1111-1001+1)2=710M=2n-D=24-9=7例：用74161實現模60計數器①大模分解法QAQBQCQDOCABCDPTCrCP1LD74161011011QAQBQCQDOCPT1741611CPABCDCrLD01101CP=10x6=M1xM2M1=2n-D=24-10=6M2=2n-D=24-6=1060=6x10②整體置數法M(60)=計數終值(59)-計數初值(0)+159=(111011)2LD=QB’QA’QD

QBQA③Oc整體置數法M=計數終值-計數初值+1M=2n-D60=28-DD=28-60=196=(11000100)2LD=Oc實現任意模M計數器的方法總結①異步清0法計數范圍:0--M－1,Cr=M中的“1”與非②同步置數法計數范圍:D--D+M－1,LD=計數終值中的“1”與非③Oc同步置數法計數范圍:2n-M--2n-1,LD=Oc模M計數器=M倍分頻器計數器與分頻器的關系0時鐘頻率fcp輸出頻率fo=fcp/76.5.2集成寄存器和移位寄存器7.2.1常用集成寄存器4D寄存器74171邏輯符號1Q1Q2Q2Q3Q3Q4Q4QCP1D2D3D4DCr74171CrCPDQn+1Qn+10111100110010QQ74171功能表74373功能表8D鎖存器74373的邏輯符號1Q2Q3Q4Q5Q6Q7Q8QEN01D2D3D4DEN1743735D6D7D8D控制輸出使能輸入數碼輸出高阻EN0EN1DQn+1Q101110100006.5.2常用集成寄存器6.5.2集成移位寄存器Q2n+1=Q1Q3n+1=Q2Q4n+1=Q3Q1n+1=S+RQ=X+XQ=X

0101

0

0

0

0

010

1

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0

01

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1

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1

0

1移位寄存器的分類串入-串出（serial-in,serial-out）串入-并出（serial-in,parallel-out)并入-并出（parallel-in,parallel-out）并入-串出（parallel-in，serial-out）左移/右移（right/leftshiftregister）2.四位雙向移位寄存器7419474194邏輯符號D0～D3：并行數碼輸入端。Cr：異步清0端，低電平有效。SR、SL：右移、左移串行數碼輸入端。S1、S0：工作方式控制端。74194Q0Q1Q2Q3CrSLS0CPD0S1D1D2D3SR74194功能表74194Q0Q1Q2Q3CrSLS0CPD0S1D1D2D3SRCrS1S0CPSLSRD0D1D2D3Q0Q1Q2Q30000000001111101111aabcdbcd×××××××××××××××××××××××××SR××××SL×××××××SRQ2Q0Q1Q1Q2Q3SL保持保持例:7位串入/并出轉換電路。SrSr（1）實現串并、并串轉換CPQ1Q2Q3Q4Q5Q6Q7Q8操作x00000000清零101111111置數2d00111111右移７個時鐘3d1d00111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00901111111置數SrSr例:7位并入/串出轉換電路。CPQ0Q1Q2Q3Q4Q5Q6Q7操作10d1d2d3d4d5d6d7置數210d1d2d3d4d5d6右移７個時鐘3110d1d2d3d4d541110d1d2d3d4511110d1d2d36111110d1d271111110d181111111090d1d2d3d4d5d6d7置數并入/串出轉換電路的工作過程組合電路

移位寄存器Q0Q1Q2…Qm-1SRf移位型計數器的次態方程特點：一般移位型計數器的實現框圖m為移位寄存器的位數（２）移位寄存器構成移位型計數器①環形計數器10100100000010010有效循環狀態轉移圖次態方程:m為移位寄存器的位數這樣的電路存在什么問題呢?10010010010000001有效循環狀態圖011110111101111000111001110001100101101000001111電路不能自啟動!無效循環狀態圖具有自啟動的環形計數器

100001000000010011011110100010100001000110101011111110110110010101110000010010010010000001有效循環狀態圖0111101111011110a.次態方程為b.最大的模值

Mmax=m環形計數器的特點：次態方程為:扭環計數器00001000110011100111001100011111010010101101011001010010100110111010000100011001110000100110111111101001010110101101001001001011011有效狀態10011011110111111扭環計數器的自啟動問題b.最大的模值

Mmax=2m扭環計數器的特點：6.5.3序列信號的產生與檢測電路設計序列信號發生器:能夠循環產生一組或多組序列信號的時序電路。周期序列信號:110101110101…110101110101序列信號的長度M=6⒈反饋移位型序列信號發生器①根據序列信號長度M，確定移存器位數n。②確定移存器的M個獨立狀態。③根據M個狀態列出移存器的態序表和反饋函數表，求出反饋函數SR(SL)。④檢查自啟動性能。⑤畫邏輯圖。1001、0011、0111、1111、1110、1100

例：設計一個產生100111序列的反饋移位型序列信號發生器。解：①確定移存器位數n，因M=6，故n≥3。②確定移存器的6個獨立狀態(左移)。

100、001、011、111、111、110因111是兩個相同的狀態，n=4Q0Q1Q2Q3SL③列移存器的態序表和反饋函數表100100110111111111101100100110110101011100110111111110××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL1001、0011、0111、1111、1110、1100

⑤檢查自啟動性能？④求出反饋函數SL××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL10100100100100110010010111001110主01111111000000011000101101101101101001001001001101101100主0001011100100000100011111110101111010101××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL⑤檢查自啟動性能？反饋網絡采用SSI門⑥畫邏輯電路74194Q0Q1Q2Q3S1S0SL10＆＆1CPSLZCP××1××××1110×××0×0001111000011110Q0Q1Q2Q3SLSL=Q2+Q0Q3U01,U02與模7計數狀態的關系統定時，順序控制等操作。計數器模值(M)的確定4以MSI為核心的同步時序電路分析②確定移存器的M個獨立狀態。(1)U01=QC+QB+QAUiQ0Q1Q2…Qm-1③異步預置控制端LD，低電平有效。Q0Q2--A1A0U01,U02與模7計數狀態的關系并入-串出（parallel-in，serial-out）M=1111-0011+1=1310LD=QBP=T=12集成寄存器和移位寄存器例：分析如圖所示邏輯電路。2集成計數器的級聯反饋網絡采用MSI器件××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL用4選1器件實現SL11111111110000000001111000011110Q0Q1Q2Q3SLQ0Q2--A1A0

D0=D2=1D1=Q3D3=074LS194Q0Q1Q2Q3S1S0SL10CPD0D1D2D3A0A1ZY14選1MUX0Q0Q2--A1A0

D0=D2=1D1=Q3D3=0⑥畫邏輯電路③畫出邏輯電路圖。⒉計數型序列碼發生器組合輸出電路模M計數器Q1Q2QnCP…Z1Z2Zm實現邏輯框圖:實現步驟:①根據序列信號長度M，設計模M計數器，狀態自定;②按計數器的狀態轉移關系和序列碼的要求設計組合輸出電路;例：設計一個能同時產生兩組序列碼的雙序列碼發生器，要求兩組序列碼分別為：Z1－110101，Z2－010110。解：⑴根據序列確定計數器的模值M=6(2)確定計數器的M個計數狀態001010011100101110選74161計數器(3)列出組合輸出電路的真值表

Z1－110101，Z2－010110(4)用3-8譯碼器和與非門實現組合電路QCQBQAZ1Z2

0011

0

0101

1

0110

0

1001

1

1010

1

1101

0

Z1=∑(1,2,4,6)Z2=∑(2,4,5)(5)畫邏輯電路圖Z1=∑(1,2,4,6)Z2=∑(2,4,5)

QCQBQAZ1Z2

0011

0

0101

1

0110

0

1001

1

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1101

0

⑴用74LS194設計一個能自啟動的模6扭環計數器選74194實現計數器⑵列出組合輸出電路的真值表Z1=∑(0,1,4,7)Z2=∑(3,4,7)

⑶用3-8譯碼器和與非門實現組合電路

Z1=∑(0,1,4,7)Z2=∑(3,4,7)LD=QB’QA’QDQBQAQCQBQAU01U0200110特點：①雙時鐘輸入CP+、CP-，上升沿有效。①根據序列信號長度M，確定移存器位數n。4以MSI為核心的同步時序電路分析LD=計數終值中的“1”與非Z1=∑(1,2,4,6)計數范圍:0--M－1,Cr=M中的“1”與非U01,U02與模7計數狀態的關系QCQBQAU01U02M(60)=計數終值(59)-計數初值(0)+1⑴用74LS194設計一個能序列碼發生器兩種方法比較計數器型:①根據序列信號長度M，設計模M計數器，狀態自定;②按計數器的狀態轉移關系和序列碼的要求設計組合輸出電路;優點:設計過程簡單,可同時產生多個序列。移位型:①根據序列信號長度M，確定移存器位數n。②確定移存器的M個獨立狀態。③根據M個狀態列出移存器的態序表和反饋函數表，求出反饋函數SR(SL)。④檢查自啟動性能。缺點:設計過程較復雜,只能產生一個序列。例:給定元器件74161計數器一個，8選1數選器一個，SSI門電路若干。利用給定元器件試設計一個能產生如圖所示輸出波形的電路,并畫出電路圖。123456789101112131415UiU01U02設計分解123456789101112131415UiU01U02(1)U01輸出波形是:每來7個Ui輸入脈沖輸出

一個脈沖,即U01是Ui輸入脈沖的7分頻;(2)U02波形可認為是0100110序列碼;(3)設計一個模7計數器,列出U01,U02與計數狀態的關系;U01,U02與模7計數狀態的關系

QCQBQAU01U02

0001

00010

10100

00110

01000

11010

11100

0123456789101112131415UiU01U02(1)U01=QC+QB+QAUi(2)U02用8選1數選器實現

U02=[QCQBQA][01001100]T

實現電路邏輯圖(1)U01=QC+QB+QAUi(2)U02用8選1數選器實現

U02=[QCQBQA][01001100]Txzxz0110

1101010110

1000001001000000103.序列碼檢測實現邏輯框圖Z(檢測標志)檢測組合電路Q1Q2QnSR(SL)n位移位寄存器CP...序列碼輸入x例:設計一個序列碼檢測電路,輸入序列與輸出的關系為:設計考慮(1)可重疊的1101序列檢測;(2)需要3位移位寄存器存前3位110;(4)用74194實現邏輯電路。(3)檢測標志的表達式：Z=Q2Q1Q0Xxzxz0110

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