實驗四八位加法器的設計實驗目的進一步熟悉和掌握QuartusII軟件的使用。進一步熟悉和掌握GW48-CK或其他EDA實驗開發系統的根本使用方法。學習VHDL程序的根本構成。實驗內容設計并調試好一個由兩個4位二進制并行加法器級聯而成的8位二進制并行加法器，并用GW48-CK或其他EDA實驗開發系統進行硬件驗證。實驗條件開發軟件：QuartusII9.0實驗設備：W48-CKEDA實驗開發系統。四、實驗原理加法器是數字系統中的根本邏輯器件，減法器和硬件乘法器都可以由加法器來構成。多位加法器的構成有兩種方式：并行進位和串行進位。并行進位加法器設有進位產生邏輯，運算速度較快；串行進位方式是將全加器級聯構成多位加法器。并行進位加法器通常比串行級聯加法器占用更多的資源。隨著位數增加。相同位數的并行加法器與串行加法器的資源占用差距也越來越大。因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點。實踐證明，4位二進制并行加法器和串行級聯加法器占用幾乎相同的資源，這樣，多位加法器由4位二進制并行加法器級聯構成是較好的折中選擇。本設計中的8位二進制并行加法器即是由兩個4位二進制并行加法器級聯而成的，其電路原理圖如下圖。五、實驗設計VHDL程序〔1〕4位二進制并行加法器的源程序ADDER4B.VHDlibraryieee;useieee.std_logic_1164.all;use;entityADDER4Bisport(C4:instd_logic;A4:instd_logic_vector(3downto0);B4:instd_logic_vector(3downto0);S4:outstd_logic_vector(3downto0);CO4:outstd_logic);endentityADDER4B;architectureARTofADDER4BissignalS5:std_logic_vector(4downto0);signalA5,B5:std_logic_vector(4downto0);beginA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3downto0);CO4<=S5(4);endarchitectureART;〔2〕8位二進制并行加法器的源程序ADDER8B.VHDlibraryieee;useieee.std_logic_1164.all;use;entityADDER8Bisport(C8:instd_logic;A8:instd_logic_vector(7downto0);B8:instd_logic_vector(7downto0);S8:outstd_logic_vector(7downto0);CO8:outstd_logic);endentityADDER8B;architectureARTofADDER8BiscomponentADDER4Bisport(C4:instd_logic;A4:instd_logic_vector(3downto0);B4:instd_logic_vector(3downto0);S4:outstd_logic_vector(3downto0);CO4:outstd_logic);endcomponentADDER4B;signalSC:std_logic;beginU1:ADDER4Bportmap(C4=>C8,A4=>A8(3downto0),B4=>B8(3downto0),S4=>S8(3downto0),CO4=>SC);U2:ADDER4Bportmap(C4=>SC,A4=>A8(7downto4),B4=>B8(7downto4),S4=>S8(7downto4),CO4=>CO8);endarchitectureART;仿真波形設置〔1〕4位二進制〔2〕8位二進制六、實驗結果及總結〔1〕4位二進制功能仿真結果4位二進制時序仿真結果〔2〕8位二進制功能仿真結果8位二進制時序仿真結果從系統仿真的結果可