基于可編程邏輯器件實(shí)現(xiàn)數(shù)字下變頻系統(tǒng)的設(shè)計(jì)1引言數(shù)字下變頻DDC（digitaldownlonvwrsionl作為系統(tǒng)前端A／D轉(zhuǎn)換器與后端通用DSP器件間的橋梁，通過降低數(shù)據(jù)流的速率，將低速數(shù)據(jù)送給后端通用DSP器件處理，其性能的優(yōu)劣將對整個軟件無線電系統(tǒng)的穩(wěn)定性產(chǎn)生直接影響。采用專用DDC器件完成數(shù)字下變頻，雖具有抽取比大、性能穩(wěn)定等優(yōu)點(diǎn)，但價(jià)格昂貴，靈活性不強(qiáng)，不能充分體現(xiàn)軟件無線電的優(yōu)勢。FPGA工藝發(fā)展迅速，處理能力大大增強(qiáng)，相對于ASIC，DSP，其具有吞吐量高、開發(fā)周期短、可實(shí)現(xiàn)在線重構(gòu)諸多優(yōu)勢?；谶@些優(yōu)點(diǎn)，F(xiàn)PGA在軟件無線電的研發(fā)中具有重要作用。2數(shù)字下變頻系統(tǒng)數(shù)字下變頻器在軟件無線電系統(tǒng)中完成的功能結(jié)構(gòu)如圖1所示，其中包括直接數(shù)字頻率合成器DDS（directdigitalsynthesizer）、數(shù)字混頻器、FIR濾波器、抽取等模塊。原始模擬中頻信號經(jīng)A／D轉(zhuǎn)換器帶通采樣后得到數(shù)字中頻信號，輸入DDC后先與DDS產(chǎn)生的兩路正交本振信號相乘（數(shù)字混頻），將數(shù)字中頻搬移到基帶。混頻后得到的數(shù)據(jù)率和采樣率一致，后級FIR濾波器要達(dá)到該處理速率。硬件實(shí)現(xiàn)相當(dāng)困難，因此首先通過抽取模塊大大降低數(shù)據(jù)速率，然后使用高階FIR低通濾波器對整個信道整形濾波。濾波輸出的兩路正基帶信號交由下一級DSP器件進(jìn)行處理。2．1混頻器的FPGA實(shí)現(xiàn)數(shù)字混頻器將原始采樣信號與查找表生成的正、余弦波形分別相乘，最終得到兩路互為正交的信號。由于輸入信號的采樣率較高，因此要求混頻器的處理速度大于等于信號采樣率。單通道的數(shù)字下變頻系統(tǒng)需要兩個數(shù)字混頻器．也就是乘法器。XC2V1000器件內(nèi)嵌64個18×18位硬件乘法器，其最高工作頻率為500MHz，因此采用硬件乘法器完全能夠滿足混頻器的設(shè)計(jì)要求。使用Xilinx公司的MultiplierIP核可以輕松實(shí)現(xiàn)硬件乘法器的配置。該設(shè)計(jì)中采用兩路14位的輸入信號，輸出信號也為14位。圖2為混頻器的結(jié)構(gòu)圖。2．2DDS的FPGA實(shí)現(xiàn)采用ISE中的IPCORE實(shí)現(xiàn)DDS，由于原始信號為60±7MHz帶通信號，經(jīng)過100MHzMD轉(zhuǎn)換器產(chǎn)生一個中頻為40MHz的信號，將DDS輸出頻率設(shè)為40MHz，產(chǎn)生頻率為40MHz兩路正交I／Q信號，并與原始信號混頻后產(chǎn)生兩路零中頻正交信號，實(shí)現(xiàn)下變頻。其中DDS參數(shù)設(shè)置動態(tài)范圍（SFDR）為80dB；頻率分辨率（FrequencyResolution）為0．4Hz；DDS輸出頻率（Frequency）為40MHz。DDS的仿真結(jié)果如圖3所示。2．3抽取模塊的FPGA實(shí)現(xiàn)經(jīng)混頻后，到達(dá)抽取模塊的是兩路速率為100MHz，位寬為14位的正交信號，為了更方便處理這兩路正交信號，需降低信號速率。該設(shè)計(jì)中，按照4：1的比例抽取信號，抽取完成后，變?yōu)樗俾蕿?5MHz，位寬為14位的信號。抽取模塊的實(shí)現(xiàn)是在ISE中采用VHDL語言編寫。首先對時鐘4分頻，將系統(tǒng)時鐘100MHz經(jīng)分頻變成25MHz．再利用該25MHz時鐘控制兩個D觸發(fā)器．將經(jīng)混頻后速率為100MHz，位寬為14位的兩路I，Q正交信號分別作為這兩個D觸發(fā)器的輸入信號，即可完成4：l抽取。經(jīng)抽取模塊后，信號變?yōu)樗俾蕿?5MHz，位寬為14位的信號。圖4為分頻的仿真波形。2．4FIR濾波器的FPGA實(shí)現(xiàn)FIR濾波器也是由ISEIPCORE實(shí)現(xiàn)，因?yàn)榻?jīng)DDS后的信號是帶寬為14MHz的零中頻信號，只考慮正頻率范圍，故PFIR的通帶截止頻率為7MHz，在MATLAB中設(shè)計(jì)一個通帶截止頻率為7MHz的FIR，將系數(shù)量化為14位二進(jìn)制數(shù)值存入系數(shù)文件*．coe，將其導(dǎo)入FIR即可；FIR的階數(shù)（系數(shù)長度）越高，性能越好，但考慮資源占用情況，F(xiàn)IR的階數(shù)不宜過高，該設(shè)計(jì)采用35階FIR。故FIR參數(shù)設(shè)置為：結(jié)果分辨率（ResultResolution）為16位；濾波器階數(shù)（FiherLength）為35；系數(shù)精度（Precision）為14位。圖5為FIR濾波器的結(jié)構(gòu)。2．5FPGA器件選型設(shè)計(jì)將對采樣率為100MHz的高速帶通信號進(jìn)行數(shù)字下變頻處理，對系統(tǒng)的處理速度要求較高。由于Xilinx公司的FPGA處理速度較Ahera公司的更快，并且在系統(tǒng)穩(wěn)定性和可操作性方面均優(yōu)于Altera?？紤]到數(shù)字下變頻對系統(tǒng)的處理速度、可靠性、穩(wěn)定性均有較高的要求．因此選用Xilinx公司的Virtex一2系列的XC2V1000器件。XCl2V1000器件內(nèi)部包含1280個CLB，每個CLB由4個Slice構(gòu)成，共5120個Slice，滿足設(shè)計(jì)需求。3系統(tǒng)調(diào)試與結(jié)果分析Xilinx的FPGA的開發(fā)工具為ISE，目前版本已更新到lO．2。ISE是一個集成的開發(fā)環(huán)境，包括HDL編輯器、IP—CORECeneratorSystem、約束編輯器、靜態(tài)時序分析工具、功耗分析工具等十多種工具。這些工具可以幫助設(shè)計(jì)人員提高工作效率。ISE可以方便集成第三方工具，如仿真工具M(jìn)od一elsim、綜合工具Synplify。此外Xmnx的工具Clfipseope可以在線觀察FPGA內(nèi)部信號波形，PlanAhead工具可以通過簡化綜合與布局布線間的步驟，大大減少設(shè)計(jì)時間，與ISE結(jié)合使用時可以實(shí)現(xiàn)30％的性能提升。在ISE環(huán)境下采用VHDL語言實(shí)現(xiàn)DDC的各個模塊。經(jīng)過硬件調(diào)試，系統(tǒng)功能正常，將FPGA產(chǎn)生的各部分?jǐn)?shù)據(jù)導(dǎo)入MARLAB中，得出的運(yùn)算結(jié)果波形如圖6所示。DDC模塊原本不改變輸入信號的位寬，輸入為14位，100MHz的單路信號，輸出本應(yīng)為兩路位寬14位，速率100MHz的零中頻正交信號。而實(shí)際輸出為兩路位寬30位，速率100MHz的零中頻正交信號，所以先要截取該兩路30位信號，恢復(fù)至14位寬度，然后再抽取。經(jīng)實(shí)驗(yàn)驗(yàn)證，在設(shè)計(jì)中，對兩路（1／Q路）位寬為30位的信號進(jìn)行13～26位截位，其