數制與碼制1.1將下列不同進制的數寫成按權展開的形式。(327.15)10(2)（1011.01)10(3)(437.4)8(4)(3A.lC)16答案：(1)(327.15)10=3×10^2+2×10^1+7×10^0+1×10^(-1)+5×10^(-2)(2)(1011.01)10=1×2^3+0×2^2+1×2^1+1×2^0+0×2^(-1)+1×2^(-2)(3)(437.4)8=4×8^2+3×8^1+7×8^0+4×8^(-1)(4)(3A.lC)16=3×16^3+10×16^2+1×16^1+12×16^(-1)1.2完成下列二進制表達式的運算。(1)10101+1001 (2)110101-1111(3)1010x101 (4)10011014-111答案：(1)10101+1001=11110(2)110101-1111=109010(3)1010x101=101010(4)10011014-111=100110031.3將下列二進制數轉換成十進制數、八進制數、十六進制數。1101001 (2)101.011 (3)0.101001答案:(1)(1000001)2,(101)8,(41)16(2)(0.0100)2,(0.20)8,(0.40)16(3)(100001.0101)2,(41.24)8,(21.50)161.4將下列十進制數轉換成二進制數、八進制數、十六進制數(精確到小數點后4位)。19 (2)1.25(3)15.333答案：(1)1101001的十進制數為105，八進制數為151，十六進制數為69。(2)101.011的十進制數為5.375，八進制數為5.3，十六進制數為5.6。(3)0.101001的十進制數為0.6328125，八進制數為0.512，十六進制數為0.A8。1.5寫出下列各數的原碼、反碼和補碼。0.0000 (2)0.1001(3)-1001答案：請注意，原碼、反碼和補碼通常用于表示整數而不是小數。因此，對于小數部分的計算，一般采用浮點數表示法，例如IEEE754標準。以下是對整數部分的計算：(1)原碼：0.0000反碼：0.0000補碼：0.0000(2)原碼：0.1001反碼：0.1001補碼：0.1001(3)原碼：-1001反碼：-1001補碼：-10011.6已知［N］反=1.0101,求［N］原，［N］補和N答案：根據你提供的信息，假設[]代表數值的表示形式。(1)求[N]原：由于[]反碼的小數部分為0.0101（二進制），表示正數。因此，[N]原的小數部分也是0.0101（二進制）。由于[]反碼沒有符號位，可以直接得出[N]原的符號位為正。綜上所述，[N]原=1.0101。(2)求[N]補：由于已知[N]反=1.0101，表示正數。因此，[N]補的符號位也為正。對于正數的補碼，補碼和原碼相同。因此，[N]補=1.0101。(3)求N：根據上述結果可知，N的二進制表示為1.0101。1.7用原碼、反碼、補碼完成下列運算。(1)01010011-00110011(2)0.100100-0.110010答案：在小數的運算中，一般采用浮點數表示法，例如IEEE754標準。原碼、反碼和補碼通常用于表示整數。因此，在下面的運算中，我們只考慮整數部分的計算。(1)01010011-00110011：原碼：+01010011反碼：+01010011補碼：+01010011原碼：-00110011反碼：-00110011補碼：-00110011根據原碼、反碼和補碼的運算規則，將減法轉換為補碼加法運算：+01010011+(-00110011)=+01010011+(+11001101)=100000000因此，結果為00000000。(2)0.100100-0.110010：由于本次運算涉及小數部分，我們需要使用浮點數表示法進行運算（例如IEEE754標準）。原碼、反碼和補碼不適用于小數部分的運算。1.8寫出下列各十進制數的BCD碼、余3碼、格雷碼。13(2)6.25(3)0.125答案：BCD碼（二進制編碼十進制）是一種用四位二進制數來表示十進制數的編碼方式。余3碼是一種用三位二進制數來表示十進制數的編碼方式。格雷碼是一種連續兩個數之間只有一位二進制數發生變化的編碼方式。下面是每個數的BCD碼、余3碼和格雷碼：(1)數字13：BCD碼：00010011余3碼：111101格雷碼：1101(2)數字6.25：整數部分的BCD碼：0110小數部分的BCD碼：0101總體BCD碼：0110.0101整數部分的余3碼：110小數部分的余3碼：101總體余3碼：110.101整數部分的格雷碼：1010小數部分的格雷碼：1000總體格雷碼：1010.1000(3)數字0.125：整數部分的BCD碼：0000小數部分的BCD碼：0001總體BCD碼：0000.0001整數部分的余3碼：000小數部分的余3碼：001總體余3碼：000.001整數部分的格雷碼：0000小數部分的格雷碼：0001總體格雷碼：0000.00011.9請分別給出下列各數的奇、偶校驗碼。0110010 (2)1000101(3)0101110答案：奇偶校驗碼是一種用于檢測二進制數據傳輸中出現的錯誤的方法。它基于一個原理：在一個二進制數中，1的個數的奇偶性可能會存在錯誤。下面是每個數的奇偶校驗碼：(1)數字0110010：奇校驗：01100100（奇數個1）偶校驗：01100101（偶數個1）(2)數字1000101：奇校驗：10001010（奇數個1）偶校驗：10001011（偶數個1）(3)數字0101110：奇校驗：01011101（奇數個1）偶校驗：01011100（偶數個1）以上就是每個數的奇偶校驗碼。1.10請用格雷碼分別表示下列各數。(1)(10110)2 (2)(010110)2答案：格雷碼是一種連續兩個數之間只有一位二進制數發生變化的編碼方式。下面是每個數的格雷碼表示：(1)數字(10110)?：格雷碼：(11011)?(2)數字(010110)?：格雷碼：(011111)?以上就是每個數的格雷碼表示。1.11轉換下列各數為8421BCD碼。(11011011)2(2)(456)10(3)(174)8 (4)(2da)16(5)(10110011)2421碼(6)(11000011)余3碼答案：下面是每個數的8421BCD碼表示：(1)數字(11011011)?：8421BCD碼：(11011001)?(2)數字(456)??：8421BCD碼：(010001010110)?(3)數字(174)?：8421BCD碼：(000101110100)?(4)數字(2da)??：8421BCD碼：(001011011010)?(5)數字(10110011)?，2421碼：8421BCD碼：(0001010100000011)?(6)數字(11000011)?，余3碼：8421BCD碼：(000110110100)?以上就是每個數的8421BCD碼表示。邏輯函數及其化簡2.1列出下列問題的真值表，并寫出邏輯函數表達式。（1）有4、8、C3個輸入信號，如果這3個輸入信號均為1或其中兩個信號為0時，輸出信號Y=1,其余情況下，輸出信號Y=0。（2））有小B、C、D4個輸入信號，當這4個輸入信號出現偶數個0時，輸出為1,其余情況下，輸出為0。答案：略2.2略2.3略2.4略2.5略2.6略2.7略2.8略2.9略2.10略2.11略2.12略2.13略2.14略第四章組合邏輯電路4.1略4.2略4.3略4.4設計一個組合電路，該電路輸入端接收兩個2位二進制數A=A2A1，B=B2B1。當A<B時，輸出Y=1，否則Y=0。略4.5設計一個能接收5位二進制數的組合電路，當接收的二進制數能分別被3和4整除吋發出信號。略4.6略4.7略4.8略4.9略4.10設計一個加/減法器，該電路在肱控制下進行加、減運算。當M=0時，實現全加器功能；當M=1時，實現全減器功能。解答：設:A——被加數/被減數B——加數/減數C——來自低位的進位輸入/來自低位的借位輸入F——本位“和”/本位“差"G——向高位的“進位”/向高位的“進位”根據題意,可列出真值表如表6所示。M

ABCFGM

ABCFG000000010010001101000101011001110010100110010111100010011010101111001101111011110011110110000011

由真值表可寫出輸出函數表達式:M=0:F(A,B,C)=∑m(1,2,4,7)G

(A,B,C)=∑m(3,5,6,7)M=1:F(A,B,C)=∑m(1,2,4,7)G

(A,B,C)=∑m(1,2,3,7)經化簡變換后,可得函數表達式如下:

根據邏輯表達式,可作出邏輯電路圖如圖所示4.11略4.12略4.13略4.14試用異或門分別設計下列功能的組合邏輯電路：（1）8位二進制代碼的檢奇電路——代碼中有奇數個1時輸出為1,否則輸出為0。（2）8位二進制代碼的檢偶電路——代碼中有偶數個1時輸出為1,否則輸出為0。（3）將4位二進制碼轉換成4位循環碼。（4）將4位循環碼轉換成4位二進制碼。略4.15略4.16設計一個編碼器，將十進制十個基數符0?9編成格雷碼。略4.17試用4位全加器，設計一個4位乘4位的乘法器。略4.18試用4位數值比較器，設計一個16位數值比較器。略4.19試用4位全加器和非門電路，設計將余3BCD碼轉換為8421BCD碼的碼組轉換器。解題思路為只要將余三碼作為四位加法器的加數輸入，把8421BCD碼

作結果輸出，找出另外一個四位的加數是多大時，才是對應的8421BCD碼，

從而求出四位加數的每位函數式，便可畫出電路圖。4.20略4.21略4.22略4.23利用1片二-十進制譯碼器74LS138和與非門接成1位二進制數全減器。略4.24略4.25某單位小型電話交換機需要對四類電話進行編碼控制，優先級別最高的是火警電話，其次是急救電話，第三是工作電話，第四是生活電話，試用與非門設計該控制電路。解:用A、B、C、D分別代表火警、急救、工作、生活電話,表示輸出。優先編碼表:4.26學?；瘜W試驗室有化學試劑30種，編號為1?30,在配方時必須遵守下列規定:（1）第1號與第26號不能同時使用；（2）第5號與第13號不能同時使用；（3）第7、21、30號不能同時使用；（4）用第8號時必須同時配用第18號；（5）當第9號和第19號一起使用時，必須配用第26號。略4.27略4.28略第五章觸發器5.15.2略5.3略5.4略5.5略5.6略5.7略5.8略5.9略5.10略5.11略5.12略5.13略5.14略5.15略5.16略第六章時序邏輯電路6.1比較說明時序邏輯電路與組合邏輯電路的區別。答:主要區別有兩點:時序邏輯電路的根本單元是觸發器,組合邏輯電路的根本單元是門電路;時序邏輯電路的輸出只及現時輸入有關,不具有記憶性,組合邏輯電路的輸出不僅與現時輸入有關,還與現時狀態有關,即具有記憶性。6.2同步時序邏輯電路與異步時序邏輯電路各有什么特點？答：同步時序邏輯電路是指在電路中使用時鐘信號來同步各個部件的操作。時鐘信號是一個周期性的信號，用于控制電路中各個部件的操作。在同步時序邏輯電路中，時鐘信號的上升沿或下降沿觸發電路中的各個部件進行操作。這種設計方式可以保證電路的穩定性和可靠性，因為各個部件的操作是同步的，不會出現沖突或競爭的情況。異步時序邏輯是指在電路中不使用時鐘信號，而是使用異步信號來控制各個部件的操作。異步信號是一種不規則的信號，它可以在任何時間觸發電路中的各個部件進行操作。在異步時序邏輯中，各個部件的操作是獨立的，不需要等待時鐘信號的觸發。這種設計方式可以提高電路的速度和災活性，但也會增加電路的復雜度和不確定性。6.3答：電路由3個下降沿觸發的JK觸發器組成的同步時序邏輯電路。所有狀態在CP下降沿發生轉換。驅動方程、狀態方程如下,沒有輸出方程。設初始狀態Q3nQ2nQ1n=000,代入狀態方程得狀態轉移表和狀態轉移圖。電路為模6計數器,有效狀態為000→001→010→011→100→101,有兩個偏離狀態110和lll,110狀態經過兩個CP,111狀態經過1個CP均可回到主循環,具有自啟動特性。6.4略6.5略6.6略6.7用JK觸發器設計一個十三進制同步計數器。答：據題意,得狀態轉換圖如下:6.8略6.9略6.10用D觸發器設計一個九進制同步計數器。答：略6.11用JK觸發器設計一個可逆六進制計數器，要求當控制信號A=1時，進行加法計數；當控制信號A=0時，進行減法計數。答：略6.12略6.13設計一個可控同步計數器，M1、M0為控制信號，要求：M1＝M0＝00時，維持原狀態；（2）M1＝M0＝01時，實現3進制計數；M1＝M0＝10時，實現5進制計數；（4）M1＝M0＝11時，實現7進制計數；答：略6.14某數字通信系統中使用的同步碼為00010011(左位在前)，試設計該同步碼檢測電路，當接收到該同步碼時，輸出Y=1；未收到該同步碼時輸出Y=0。答：略6.15試用JK觸發器設計一個同步時序邏輯電路，當連續輸入3個或3個以上的1時，輸出為1,否則為0。答：6.16用T觸發器設計一個3位二進制計數器。答：略6.17試用CC4017產生1011001序列信號。答：略6.18略6.19略6.20略6.21略6.22略6.23略6.24用同步十進制計數器74LS160設計一個五進制計數器。要求分別用復位法和置數法來實現電路要求。答：同步十進制計數器74LS160作用：實現計時的功能，為脈沖分配器做好準備。74LS160結構和功能160為十進制計數器，直接清零。簡要說明:160為可預置的十進制計數器，共有54/74160和54/74LS160兩種線路結構型式,其主要電器特性的典型值如表3-1(不同廠家具體值有差別):下表是74LS160的主要電器特性異步清零端/MR1為低電平時，不管時鐘端CP信號狀態如何，都可以完成清零功能。160的預置是同步的。當置入控制器/PE為低電平時，在CP上升沿作用下，輸出端Q0-Q3與數據輸入端P0-P3一致。對于54/74160，當CP由低至高跳變或跳變前，如果計數器控制端CEP、CET為高電平，則/PE應避免由低至高電平的跳變，而54/74LS160無此種限制。160的計數是同步的，靠CP同時加在四個觸發器上而實現的。當CEP、CET均為高電平時，在CP上升沿作用下Q0-Q3同時變化，從而消除了異步計數器中出現的計數尖峰。對于54/74LS160的CEP、CET跳變與CP無關。160有超前進位功能。當計數溢出時，進位輸出端（TC）輸出一個高電平脈沖，其寬度為Q0的高電平部分。在不外加門電路的情況下，可級聯成N位同步計數器。對于54/74LS160，在CP出現前，即使CEP、CET、/MR發生變化，電路的功能也不受影響。74LS160外部管腳圖。6.25用中規模集成十進制計數器74LS160,設計一個二十四進制計數器，可以附加必要的門電路。答：方案諸多,能正旳確現,符合規定即可。6.26略6.27略6.28有一個方波信號頻率為5kHz,現要得到一個5Hz的信號，試用12位二進制計數器CD4040實現該要求，可以附加必要的邏輯門電路。答：略6.29略第七章脈沖波形的產生與整形7.1單穩態觸發器、多諧振蕩器、施密特觸發器，各有幾個暫穩態、幾個能自動保持的穩定狀態？答:多諧振蕩器只有兩個暫穩態;單穩態觸發器有一個穩態和一個暫穩態;雙穩態觸發器只有兩個穩態;施密特觸發器輸出高、低電平取決于輸入信號電平,也可以理解為有兩個穩態。7.2略7.3略7.4略7.5圖T7.2所示是由3個同樣的非門接成的環形振蕩器。它是利用門電路的傳輸延遲時間將奇數個反相器首尾相接而構成的延遲負反饋振蕩器。設每個非門的傳輸延遲時間都相同，均為tpd。試分析其工作原理及振蕩周期。答：略7.6略7.7略7.8試用555定時器構成一個可重復觸發的單穩態觸發器。答：在EWB中連接電路如下所示7.9略7.10略7.11略7.12略7.13略7.14略第八章半導體存儲器8.1ROM半導體存儲器可以分為哪幾類？各有什么特點？與RAM的最大區別是什么？答:只讀存儲器ROM通常分為:掩膜式ROM、一次可編程ROM(PROM)、紫外線可擦除ROM(EPROM)、電可擦除ROM(E2PROM)、快閃存放器(FlashMemory)等幾種類型。掩膜式ROM只能在工廠中使用掩膜光刻工藝將需要存放的數據存放在存儲單元中,一次寫入后不能再改寫;一次可編程ROM(PROM)在存儲單元與位線間加上一個熔絲,如果希望某一個單元存放數據0便將該點的熔絲燒斷,所以只能一次寫入;紫外線可擦除ROM(EPROM)編程時需要將芯片在機器上拿下,放在專門的裝置上進行,操作手續多,耗時長、編程電壓高、安全性差;電可擦除ROM(E2PROM)用電信號擦除,擦除和寫入時均需要加高電壓脈沖,且擦、寫時間較長,在系統正常工作時,只能工作在讀狀態,作為ROM使用;快閃存放器(FlashMemory)集成度高,價格低,可靠性高,擦寫速度快,擦寫次數多,功耗低,編程電源低,可使用主機電源在線操作。ROM與RAM的主要區別和使用場合:ROM存放的數據一般不能用簡單的方法改寫,正常使用時主要對其進行讀取,且掉電后內部信息不丟失,一般用于存放一些固定的數據或程序;RAM工作時可隨時從任何一個地址讀出數據,也可隨時將數據寫入任何一個指定的存儲單元,一旦停電后所存儲的數據將隨之丟失,可用作內存或高速緩沖存儲器。8.2動態MOS型RAM為什么要進行刷新？答：因為動態RAM是利用電容存儲電荷的原理來保存信息的，而電容回逐漸放電，所以動態RAM要刷新；可以通過對動態RAM不斷地進行讀出和寫入，以使泄放的電荷得到補充，來完成刷新。8.3試分析疊柵隧道管存儲單元的寫入與擦除的工作原理。答：略8.4如某臺計算機的內存儲器有16位地址線，8位并行的數據輸入/輸出端，試問它的最大存儲容量為多少？答：64KB8.5若有一片256KX8位的存儲芯片，請問該芯片有多少個字？每個字有多少位？其地址線和數據線各有多少根？解:(1)該存儲器需要2048K/256K=8片SRAM芯片;(2)需要21條地址線,因為221=2048K,其中高3位用于芯片選擇,低18位作為每個存儲器芯片的地址輸入。8.6略第九章基于可編程邏輯器件的現代數字系統設計9.1傳統數字系統設計方法存在哪些問題？試簡述之。以實現計算機化為中心的設計方法：這種方法具有相當的普遍性，系統化的目的是在企業中可以使用計算機的地方，用計算機取代傳統方法，實現計算機化。由于這種方法的著眼點不是放在提高企業素質，解決企業中的關鍵問題上，因此往往以現行手工系統為基礎，用計算機代替手工作業。其結果是對手工系統中的弊端分析不足，改進措施不利，很難取得理想的效果。

以改進信息處理手段為中心的系統開發設計方法：這種方法的主要目的是提高信息處理的效率。但它并未涉及企業經營中的許多重要方面，因此也不是一種系統化的方法。

面向局部功能的設計方法：企業是一個系統，面向局部功能的設計方法，可能在局部功能上取得好的效果，但未必整體功能最佳。因此，系統化的過程中必須始終遵循系統化觀點進行設計。

面向業務處理自動化的設計方法：業務處理自動化本身，可以提高工作效率，為企業帶來一定效益。但業務處理自動化對管理方面的支持是有限的，它涉及的面較窄。另一方面，單項業務工作受企業整體功能的影響，若考慮不周，則很難滿足企業的整體要求，缺乏對環境變化的適應能力。

歸納的設計方法是至今廣泛使用的方法，因此又稱為“傳統的方法”。這里所說的“傳統”并不說明這種方法是一種陳腐的、沒有效用的方法。目前，許多系統設計中還在繼續使用。這種方法是隨著電子數據處理系統的發展而形成的，其歷史較長，應用廣泛。但是隨著歸納方法的普及，逐漸暴露出以下一些問題：

、由于歸納方法主要是以現行系統為前提，以改善現行系統為目的，因此很難設計出超出現行系統模式，有很大創造性的系統。而今天社會環境的激烈變化，要求企業不斷解決經營中的各種問題，不斷進行推陳出新，變革經營體制。系統也必須適應這種變革的要求。

2）、隨著計算機和通訊技術的發展，今天的信息系統能夠實現過去不能想象的許多功能。由于歸納方法的局限，設計人員的創造性思維發掘不出來，很難克服時間、空間的限制設計出更優秀的系統。9.2試簡述基于可編程邏輯器件的現代數字系統設計方法流程。（1）設計準備在設計之前，首先要進行方案論證、系統設計和器件選擇等設計準備工作。設計者首先要根據任務要求，判明系統指標的可行性。系統的可行性要受到邏輯合理性、成本、開發條件、器件供應、設計員水平等方面的約束。若系統可行，則根據系統所完成的功能及復雜程度，對器件本身的資源和成本、工作速度及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。（2）設計輸入設計輸入是設計者將所設計的系統或電路以EDA開發軟件要求的某種形式表示出來，并送入計算機的過程。它根據EDA開發系統提供的一個電路邏輯的輸入環境，如原理圖、硬件描述語言（HDL）等輸入等形式進行輸入。這些方法可以單獨構成，也可將多種手段組合來生成一個完整的設計。設計輸入軟件在設計輸入時，還會檢查語法錯誤，并產生網表文件，供設計處理和設計校驗使用。（3）設計處理設計處理是從設計輸入文件到生成編程數據文件的編譯過程。這是器件設計中的核心環節。設計處理是由編譯軟件自動完成。設計處理的過程如下：①邏輯優化和綜合。由軟件化簡邏輯，并把邏輯描述轉變為最適合在器件中實現的形式。綜合的目的是將多個模塊化設計文件合并為一個網表文件，并使層次設計平面化。邏輯綜合應施加合理的用戶約束，以滿足設計的要求。②映射。把設計分為多個適合用具體PLD器件內部邏輯資源實現的邏輯小塊的形式。映射工作可以全部自動實現，也可以部分由用戶控制，還可以全部由用戶控制進行。③布局和布線。布局和布線工作是在設計檢驗通過以后由軟件自動完成的，它能以最優的方式對邏輯元件布局，并準確地實現PLD器件內部邏輯元件間的互連。④生成編程數據文件。設計處理的最后一步是產生可供器件編程使用的數據文件。對CPLD器件而言，產生熔絲圖文件即JDEC文件；對FPGA器件則生成位流數據文件。（4）設計校驗設計校驗過程是使用EDA開發軟件對設計進行分析，它包括功能仿真、時序仿真和器件測試。功能仿真用于驗證設計的邏輯功能，它是在設計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證。功能仿真沒有延時信息，對于初步的邏輯功能檢測非常方便。仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節點的信號變化。若發現錯誤，則返回設計輸入中修改邏輯設計。時序仿真是在選擇了具體器件并完成布局、布線之后進行的快速時序檢驗，并可對設計性能作整體上的分析，這也是與實際器件工作情況基本相同的仿真。由于不同器件的內部延時不一樣，不同的布局、布線方案也給延時造成不同的影響，用戶可以得到某一條或某一類路徑的時延信息，也可給出所有路徑的延時信息，又稱延時仿真。若設計的性能不能達到要求，需找出影響性能的關鍵路徑，并返回延時信息，修改約束文件，對設計進行重新綜合和布局布線，如此重復多次直到滿足設計要求為止。因此時序仿真對于分析時序關系，估計設計的性能以及檢查和消除競爭冒險等是非常有必要的。直接進行功能仿真的優點是設計耗時短，對硬件庫和綜合器沒有任何要求，尤其對于規模比較大的設計項目，綜合和布局布線在計算機耗時可觀，若每次修改都進行時序仿真，顯然會降低設計開發效率。通常的做法是：首先進行功能仿真，待確認設計文件滿足設計要求的邏輯功能后，再進行綜合、布局布線和時序仿真，把握設計項目在實際器件的工作情況。（5）器件編程編程是把系統設計的下載或配置文件，通過編程電纜按一定的格式裝入一個或多個PLD的編程存儲單元，定義PLD內部模塊的邏輯功能以及它們的相互連接關系，以便進行硬件調試和器件測試。器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。隨著PLD集成度的不斷提高，PLD的編程日益復雜，PLD的編程必須在開發系統的支持下才能完成。器件在編程完畢之后，對于具有邊界掃描測試能力和在系統編程能力的器件來說，系統測試起來就更加方便，它可通過下載電纜下載測試數據，探測芯片的內部邏輯以診斷設計，并能隨時修改設計重新編程。在整個設計實現過程中，開發軟件還有許多設計規則檢查程序可以利用來進行器件測試。9.3可編程邏輯器件的分類方法有哪些？分類結果是怎樣的？試簡述之。答:可編程邏輯器件的分類和特點可編程邏輯器件可根據其結構、集成度以及編程方法進行分類。1.按與陣列和或陣列是否可編程分類(1)與陣列固定、或陣列可編程可編程邏輯器件最早的產品可編程只讀存儲器PROM(ProgrammableReadOnlyMemory),即采用這種形式。現在市場上供應的PROM的最高密度可達一個芯片200萬位以上。這種形式的可編程邏輯器件能夠方便地實現多輸入多輸出組合函數,可以實現任何組合邏輯功能。而且由于它以最小項為基礎,因此在設計中無須對函數化簡。對于每一種可能的輸入組合,都相應得到一組可以獨立編程的輸出.大大擴展了可編程邏輯的思想,減少了輸入變量的引腳數,并能與TTL電路兼容。當輸入增加時,與陣列輸出(即乘積項)個數以2的級數增加,這樣導致與乘積項成正比的芯片面積、成本和開關延時相應迅速增加,從而使速度變慢,芯片利用率較低。(2)與陣列和或陣列均可編程這類可編程邏輯器件的與陣列采用部分譯碼方式,通過編程使其產生函數所需的乘積項,乘積項不一定是全部輸入的組合。它的或陣列可編程,并通過選擇所需要的乘積項相或,在輸出端產生乘積項之和的函數。現場可編程邏輯陣列器件FPLA(FieldProgrammableLogicArray)即采用了這種結構。其優點在于陣列較小,使用靈活,速度快,可以控制器件的全部功能,同時有效地提高了芯片的利用率,縮小了系統體積。但制造工藝復雜,編程缺少高質量的支撐軟件和編程工具,且價格較高,因而使用不廣泛。(3)與陣列可編程、或陣列固定這類可編程邏輯器件中,與陣列可編程,或陣列是固定的,每個輸出是若干個乘積項之和,其中乘積項的數目是固定的。這種結構不僅能實現大多數邏輯功能,而且提供了最高的性能和速度,是目前可編程邏輯器件發展的主流。2按集成度分類隨著集成I藝的發展,可編程邏輯器件的集成規模越來越大,集成度從每片幾百門發展到幾千門,甚至幾百萬門。按照其集成度,可編程邏輯器件可分為低密度可編程邏輯器件LDPLD(LowDensityPLD)和高密度可編程邏輯器件HDPLD(HighDensityPLD)兩大類。3.按編程方法分類(1)掩膜編程最初的ROM是由半導體生產廠家制造的,陣列中各點間的連線由廠家專門為用戶設計的掩膜板制作,此種方法稱為掩膜編程。其設計成本高,一般在批量生產中才有價值,因此它只用來生產存放固定數據、固定程序的ROM以及函數表、字符發生器等器件。(2)熔絲和反熔絲編程熔絲編程器件在每個可編程的互聯接點上都有熔絲。如果接點需要連接,則保留熔絲;若接點需要斷開,則用比工作電流大得多的電流燒斷熔絲即可。由于熔絲一旦燒斷便不能恢復導通,因此這種方法只能一次編程,而且熔絲占芯片面積較大,不利于提高器件集成度。反熔絲編程器件以反熔絲作為編程元件。反熔絲的核心是介質,未編程時開關呈現很高的阻抗(例如可用一對反向串聯的肖特基二極管構成),當編程電壓加在開關上將介質擊穿后(使一個二極管永久性擊穿而短路),開關則呈現導通狀態。PROM和PAL采用了熔絲編程工藝,而美國Actel公司的FPGA則采用了反熔絲編程工藝。(3)浮柵編程浮柵編程器件采用了浮柵編程技術,包括紫外線擦除、電編程的UVE-PROM和電擦除、電編程的EzPROM。它們都采用浮柵存儲電荷的方法來保存數據。浮柵編程器件屬于非易失可重復擦除器件,GAL、EPLD、CPLD大都采用了這種工藝。(4)SRAM編程器件SRAM印靜態存儲器,又稱配置存儲器,用來存儲決定系統邏輯功能和互聯的配置數據。屬于易失元件,所以每次系統加電時,先要將儲存在外部EPROM或硬盤中的編程數據加載到SRAM中。采用SRAM技術可以方便地裝入新的配置數據,實現在線重置。美國Xilinx公司的FPGA采用的即是這種技術。

9.4PAL器件和GAL器件有何異同點？試簡述之。答：G.AL和PAL相同之處：基本結構都是與陣列可編程，或陣列固定的PLD。

相異之處：PAL的輸出結構固定，而GAL的輸出結構可由用戶編程確定；相當一部分的PAL器件采用熔斷絲工藝，而GAL器件采用EECMOS工藝。

突出特點：用PAL器件設計電路時，不同的應用場合，應選用不同型號的PAL器件，且相當一部分的PAL器件為一次性編程。同一型號的GAL器件可應用于不同的設計場合，且可多次編程。9.5對于查找表(LUT)結構的FPGA,其LUT的工作原理是怎樣的？試簡述之。答案：略9.6PLD的編程與配置有什么區別？答：

PLD制造工藝和結構不同，器件編程或配置的方式也就不同。

(1)根據與計算機端接口分類

①串口下載：下載電纜的一端連接到PC的9針標準串行RS-232接口（COM口），另一端連接到PLD下載控制端。

②并口下載：下載電纜的一端連接到PC的25針標準并行接口（LPT口），另一端連接到PLD下載控制端。

③USB接口下載：下載電纜的一端連接到PC的USB口。另一端連接到PLD下載控制端。

(2)根據PI。D制造工藝分類

①CPLD編程：對采用EPROM、E2PROM和Flash工藝的CPLD器件，由于這類器件存儲的編程數據是非失性的，所以只需簡單地利用專門的下載電纜，將編程數據下載到編程器即可。

②FPGA配置：對采用SRAM工藝的FPGA器件，它的配置數據存儲在SRAM中。由于SRAM具有編程數據的易失性，所似需將配置數據存儲在外部的E2PROM、Flash存儲器或計算機硬盤中，每次系統上電時，必須重新配置數據，只有在數據配置正確的情況下系統才能正常工作。

(3)根據下載過程狀態分類

①主動配置方式：在這種配置模式下，由PLD引導配置操作過程，并控制外部存儲器和初始化過程。

②被動配置方式：在這種配置模式下，由外部計算機或單片機控制配置過程。

(4)根據配置數據傳送方式分類

①串行配置方式：在這種配置模式下，配置數據以串行位流方式向PI。D提供數據。

②并行配置方式：在這種配置模式下，配置數據以并行字節方式向PLD提供數據。

CPLDlFPGA在器件正常使用和編程數據下載工作狀態是不同的，一般分為以下3種：

①用戶狀態：此時PLD器件處于正常工作狀態，完成預定邏輯功能。

②配置狀態：此時PLD處于編程數據下載的過程，其用戶I/O端口無效。

③初始化狀態：此時PLD內部的各類寄存器復位或置位，讓I/O引腳為使器件正常工作做好準備。9.7Intel公司的Cyclone系列FPGA的AS、PS及JTAG配置方式，各有什么特點？答：AS模式:主動串行配置模式。將.pof文件燒寫到flash(掉電不丟失)芯片，FPGA器件每次上電時，作為主控制器從配置器件flash(EPCS)主動讀取程序文件并存放至FPGA內部的配置存儲器(configureRAM)，實現邏輯運作，該方法適用于不需要經常升級的場合，一次性讀取程序文件。PS模式:被動串行配置模式。EPCSI(flash)作為主控制器，把數據寫人到FPGA內部的配置存儲器(configureRAM)中，實現對FPGA的編程?？梢圆捎梦⒖刂破?單片機、ARM等)或者CPLD，該模式可以實現對FPGA在線可編程，升級方便。JTAG:直接燒到FPGA里面的，由于是SRAM,斷電后要重燒sof文件，適用于調試，而JTAG可以在線調試，也可以將sof轉換為jic后通過JTAG燒錄到EPCS中(固話到配置芯片中)。9.8Intel公司的QuartusPrime軟件有何特點？試簡述之。答案：略9.9簡述QuartusPrime的原理圖輸入設計流程。答案：略9.10簡述QuartusPrime的HDL輸入設計流程。答案：略9.11如何用QuartusPrime的原理圖與HDL混合輸入設計方法實現層次化設計？答案：略9.12用兩片4位二進制加/減計數器74191和必要的門電路，設計一個8位二進制加/減計數器。答案：略9.13用4位二進制移位寄存器74194、8位二進制鎖存器74273、D觸發器等器件構成8位二進制串入并出轉換電路，要求在轉換過程中數據不變，只有當8位二進制數據全部轉換結束后，輸出才變化一次。答案：略9.14根據例9.4.3的雙2線/4線譯碼器例程，用VHDL語言設計一個4線/16線譯碼器。答案：略9.15略9.16根據例9.4.4的4選1多路選擇器的例程，用VHDL語言設計一個8選1多路選擇器。并進一步采用原理圖輸入設計方法，調用該8選1多路選擇器完成一個三人表決器設計。答案：略9.17釆用原理圖輸入設計方法，對例9.4.13的n位二進制雙向計數器進行調用，并設計一個00?99的2位十進制加法計數器。答案：略D/A和A/D轉換器及應用10.1常見的D/A轉換器有哪幾種類型？各自有什么特點？答:目前常用的有權電阻網絡D/A轉換器、倒T形電阻網絡D/A轉換器、權電流型D/A轉換器和權電容網絡D/A轉換器等。權電阻網絡D/A轉換器結構簡單,所用的元件數較少,但電阻阻值相差太大,精度不夠高。倒T形電阻網絡D/A轉換器克服了阻值相差太大的缺點,但模擬開關存在導通電阻,容易引起誤差。權電流型D/A轉換器采用恒流源電路,不受模擬開關導通電阻的影響,但是電路較為復雜。10.2常見的A/D轉換器有哪幾種類型？各自有什么特點？答：目前應用較廣泛的主要有以下幾種類型:逐次逼近式轉換器、雙積分式轉換器、Σ-△式A/D轉換器。逐次逼近型A/D轉換器:在精度、速度和價格上都適中,是最常用的A/D轉換器件。雙積分A/D轉換器:具有精度高、抗干擾性好、價格低廉等優點,但轉換速度慢,近年來在單片機應用領域中也得到廣泛應用。Σ-△式A/D轉換器:具有積分式與逐次逼近式ADC的雙重優點,它對工業現場的串模干擾具有較強的抑制能力,不亞于雙積分ADC,它比雙積分ADC有較高的轉換速度。與逐次逼近式ADC相比,有較高的信噪比,分辨率高,線性度好,不需要采樣保持電路。10.3要求某D/A轉換器的分辨率達到1%,則該轉換器的輸入至少需要多少位？答：10位10.4A/D轉換器中為什么需要釆樣-保持電路？簡要說明它的工作原理。答:由于任何一種A/D轉換器都需要有一定時間來完成量化及編碼操作,因此,在轉換過程中,模擬量不能發生變化,否則,將直接影響轉換精度。采樣/保持器(SamPLE/Hold)就是使在A/D轉換時,保證輸入A/D轉換器的模擬量不發生變化。模擬輸入通道中不一定非得采用采樣保持器。當輸入的模擬量信號變化緩慢時,也可省去采樣/保持器。10.5逐次逼近型A/D轉換器有什么特點？其主要由哪幾部分組成？說明其工作原理。答:逐次逼近型(也稱逐位比較式)A/D轉換器主要由逐次逼近比較寄存器SARD/A轉換器、比較器以及時序和控制邏輯等部分組成。它從SAR的最高位開始,逐位設定SAR寄存器中的數字量,D/A轉換得到電壓VC,經與待轉換模擬電壓Vx進行比較。通過比較,逐次確定各位的數碼應是“1還是“0”轉換結果能否準確逼近模擬信號,主要取決于SAR和D/A的位數。位數越多,越能準確逼近模擬量?！辍餍湍缔D換器是根據二次采樣的差進行計算的,有很強的抗干擾能力,轉換精度高,以串行方式輸出數據。常用于高分辨率(常見為16、18、24位)的中、低頻信號測量。10.6并聯比較型A/D轉換器主要由哪幾部分組成？有什么特點？說明其工作原理。答:逐次逼近型,分辨率高,誤差較低,轉換速度