第一章電腦體系結構的基本概念層次結構——電腦系統可以按語言的功能劃分為多級層次結構，每一層以不同的語言為特征。第一級---微程序機器級。第二級—機器語言。第三級—操作系統虛擬機。第四級—匯編語言虛擬機。第五級—高級語言虛擬機。第六級—應用語言虛擬機體系結構——程序員所看到的電腦的屬性，即概念性結構與功能特性。透明性——在電腦技術中，對本來存在的事物或屬性，從某一角度來看又好似不存在的概念稱為透明性。系列機——在一個廠家生產的具有相同的體系結構，但具有不同的組成和實現的一系列不同型號的機器。軟件兼容——同一個軟件可以不加修改地運行于體系結構相同的各檔機器上，而且它們所獲得的結果一樣，差異只在于運行的時間不同。兼容機——不同廠家生產的、具有相同體系結構的電腦。電腦組成——電腦體系結構的邏輯實現。電腦實現——電腦組成的物理實現。存儲程序電腦〔馮?諾依曼結構〕一一采用存儲程序原理，將程序和數據存放在同一存儲器中。指令在存儲器中按其執行順序存儲，由指令計數器指明每條指令所在的單元地址。并行性——在同一時刻或同一時間間隔內完成兩種或兩種以上性質相同或不同的工作。響應時間——從事件開始到結束之間的時間，也稱執行時間。測試程序——用于測試電腦性能的程序，可分為四類：真實程序、核心程序、小測試程序、合成測試程序。測試程序組件——選擇一個各個方面有代表性的測試程序，組成一個通用的測試程序集合。這個通用的測試程序集合稱為測試程序組件。大概率事件優先——此原則是電腦體系結構中最重要和最常用的原則。對于大概率事件〔最常見的事件〕，賦予它優先的處理權和資源使用權，以獲得全局的最優結果。系統加速比——系統改良前與改良后總執行時間之比。Amdahl定律一一加快某部件執行速度所獲得的系統性能加速比，受限于該部件在系統中的所占的重要性。程序的局部性原理——程序在執行時所訪問的地址不是隨機的，而是相對簇聚；這種簇聚包括指令和數據兩部分。CPI 指令時鐘數〔CyclesperInstruction〕。1.4對于一臺400MHz電腦執行標準測試程序，程序中指令類型，執行數量和平均時鐘周期數如下：指令類型指令執行數量平均時鐘周期數整數450001數據傳送750002浮點80004分支15002

求該電腦的有效CPI、MIPS和程序執行時間。解：CPI，€(ICXCPI)/ICii45000x1+75000x2+8000x4+1500x2

CPI， ，1.776129500MIPS速率， f，400X106，225.225MIPSCPIx106 1.776x106程序執行時間=〔45000x1+75000x2+8000x4+1500x2〕/400=575?s1.5電腦系統有三個部件可以改良，這三個部件的加速比方下：部件加速比1=30； 部件加速比2=20； 部件加速比3=10；如果部件1和部件2的可改良比例為30％，那么當部件3的可改良比例為多少時系統的加速比才可以到達10？如果三個部件的可改良比例為30％、30％和20％，三個部件同時改良，那么系統中不可加速部分的執行時間在總執行時間中占的比例是多少？解：在多個部件可改良情況下Amdahl定理的擴展：(1<f)+feS-1-11(1-少SS， 1，(1<€f)+€fiSiii式中，fi為可加速部件i在未優化系統中所占的比例；Si是部件i的加速比。3S=][1-(f+f+f)]+f+f+fr>1 2 3SSS1210，2TOC\o"1-5"\h\z[1-(0.3+0.3+0.2)]TP_03T03T 02T竺+竺+叱+0.2T30 20 100.203+°!+02+0.230 20 100.20.60.91.212+++■60 60 60 601214.7，1214.7，0.82CISC――復雜指令集電腦。RISC——精簡指令集電腦。第三章流水線技術流水線一一將一個重復的時序過程，分解為假設干個子過程，而每一個子過程都可有效地在其專用功能段上與其他子過程同時執行。單功能流水線――只能完成一種固定功能的流水線。多功能流水線一一流水線的各段可以進行不同的連接，從而使流水線在不同的時間，或者在同一時間完成不同的功能。靜態流水線一一同一時間內，流水線的各段只能按同一種功能的連接方式工作。動態流水線一一同一時間內，當某些段正在實現某種運算時，另一些段卻在實現另一種運算。部件級流水線一一〔運算操作流水線〕把處理機的算術邏輯部件分段，以便為各種數據類型進行流水操作。處理機級流水線――〔指令流水線〕把解釋指令的過程按照流水方式處理。處理機間流水線――〔宏流水線〕由兩個以上的處理機串行地對同一數據流進行處理，每一個處理機完成一項任務。線性流水線一一指流水線的各段串行連接，沒有反饋回路。非線性流水線――指流水線中除有串行連接的通路外，還有反饋回路。標量流水處理機――處理機不具有向量數據表示，僅對標量數據進行流水處理。向量流水處理機一一處理機具有向量數據表示，并通過向量指令對向量的各元素進行處理。結構相關――某些指令組合在流水線中重疊執行時，發生資源沖突，則稱該流水線有結構相關。數據相關——當指令在流水線中重疊執行時，流水線有可能改變指令讀/寫操作的順序,使得讀/寫操作順序不同于它們非流水實現時的順序，將導致數據相關。定向一一將計算結果從其產生的地方直接送到其他指令需要它的地方，或所有需要它的功能單元，防止暫停。RAW——兩條指令i，j，i在j前進入流水線，j執行要用到i的結果，但當其在流水線中重疊執行時，j可能在i寫入其結果之前就先行對保存該結果的寄存器進行讀操作，得到錯誤值。WAW——兩條指令i，j，i在j前進入流水線，j、i的操作數一樣，在流水線中重疊執行時，j可能在i寫入其結果之前就先行對保存該結果的寄存器進行寫操作，導致寫錯誤。WAR——兩條指令i，j，i在j前進入流水線，j可能在i讀某個寄存器之前對該寄存器進行寫操作，導致i讀出數據錯誤。3.9有一條流水線如下所示。1）求連續輸入10條指令，該流水線的實際吞吐率和效率；2）該流水線的瓶頸在哪一段？請采取三種不同的措施消除此“瓶頸”。對于你所給出的新流水線，計算連續輸入10條指令時，其實際吞吐率和效率。T.r=!…At,(n?l)Atpipeline i maxi€l解：⑴€(50+50+100+200)+9x200€2200(ns)…At.2〕瓶頸在3、4TP€n€1(ns-i)E€TP-4-1一-€TP-400=A沁45.45%/pipeline/2〕瓶頸在3、4?變成八級流水線〔細分〕Tili二…At.+(n-1)Atpipeline i maxTPi€1TP€50x8+9x50€850(ns)…AtiE€TP?一€TP-400€巴沁58.82%m 8 17T.’. €……ati+(n-1)Atpipeline i max€200x2；9x200€2200(ns)TP€% €%20(ns-1)壬pipeline…AtiE€TP? —€TP?400€巴沁90.91%m 2 11?重復設置部件Stage+TP=nTP=nT =1g5(ns€1)E=400x馬pipeline850x8一1017，58.82%流水線完成這n個任務所需要的時間；和非流水線實現相比，這n個任務流水實現的加速比是多少？加速比的峰值是多少？解：1〕T流水線完成這n個任務所需要的時間；和非流水線實現相比，這n個任務流水實現的加速比是多少？加速比的峰值是多少？解：1〕Tpipeline=?t.+1i=1(n一1)-1\/1max2〕Tnopipeline…?mtii★如果流水線有m段，各段的處理時間分別是ti〔i=1,2,…，m〕，現在有n個任務需要完成，且每個任務均需流水線各段實現，請計算：（1）（2）SpeedupSpeedup=Speedupmax(n>>m,SpeedupTm)第五章存儲層次存儲層次一一采用不同的技術實現的存儲器，處在離CPU不同距離的層次上，目標是到達離CPU最近的存儲器的速度，最遠的存儲器的容量。全相聯映象——主存中的任一塊可以被放置到Cache中任意一個地方。直接映象——主存中的每一塊只能被放置到Cache中唯一的一個地方。組相聯映象——主存中的每一塊可以放置到Cache中唯一的一組中任何一個地方〔Cache分成假設干組，每組由假設干塊構成〕。替換算法——由于主存中的塊比Cache中的塊多，所以當要從主存中調一個塊到Cache中時，會出現該塊所映象到的一組〔或一個〕Cache塊已全部被占用的情況。這時，需要被迫騰出其中的某一塊，以接納新調入的塊。LRU――選擇最近最少被訪問的塊作為被替換的塊。實際實現都是選擇最久沒有被訪問的塊作為被替換的塊。寫直達法一一在執行寫操作時，不僅把信息寫入Cache中相應的塊，而且也寫入下一級存儲器中相應的塊。寫回法一一只把信息寫入Cache中相應塊，該塊只有被替換時，才被寫回主存。按寫分配法一一寫失效時，先把所寫單元所在的塊調入Cache，然后再進行寫入。不按寫分配法——寫失效時，直接寫入下一級存儲器中，而不把相應的塊調入Cache。命中時間——訪問Cache命中時所用的時間。失效率一一CPU訪存時，在一級存儲器中找不到所需信息的概率。失效開銷一一CPU向二級存儲器發出訪問請求到把這個數據調入一級存儲器所需的時間。強制性失效 當第一次訪問一個塊時，該塊不在Cache中，需要從下一級存儲器中調入Cache，這就是強制性失效。容量失效一一如果程序在執行時，所需要的塊不能全部調入Cache中，則當某些塊被替換后又重新被訪問，就會產生失效，這種失效就稱作容量失效。沖突失效——在組相聯或直接映象Cache中，假設太多的塊映象到同一組〔塊〕中，則會出現該組中某個塊被別的塊替換〔即使別的組或塊有空閑位置〕，然后又被重新訪問的情況。2：1Cache經驗規則——大小為N的直接映象Cache的失效率約等于大小為N/2的兩路組相聯Cache的實效率。相聯度——在組相聯中，每組Cache中的塊數。VictimCache 位于Cache和存儲器之間的又一級Cache，容量小，采用全相聯策略。用于存放由于失效而被丟棄〔替換〕的那些塊。每當失效發生時，在訪問下一級存儲器之前，先檢查VictimCache中是否含有所需塊。偽相聯Cache――一種既能獲得多路組相聯Cache的低失效率，又能獲得直接映象Cache的命中速度的相聯方法。★降低Cache失效率有哪幾種方法？簡述其基本思想。常用的降低Cache失效率的方法有下面幾種：（1） 增加Cache塊大小。增加塊大小利用了程序的空間局部性。（2） 提高相聯度，降低沖突失效。（3） VictimCache，降低沖突失效。（4） 偽相聯Cache，降低沖突失效。（5） 硬件預取技術，指令和數據都可以在處理器提出訪問請求前進行預取。（6） 由編譯器控制的預取，硬件預取的替代方法，在編譯時加入預取的指令，在數據被用到之前發出預取請求。（7） 編譯器優化，通過對軟件的優化來降低失效率?！锝o定以下的假設，試計算直接映象Cache和兩路組相聯Cache的平均訪問時間以及CPU的性能。由計算結果能得出什么結論？（1） 理想Cache情況下的CPI為2.0，時鐘周期為2ns，平均每條指令訪存1.2次；（2） 兩者Cache容量均為64KB，塊大小都是32字節；（3） 組相聯Cache中的多路選擇器使CPU的時鐘周期增加了10%；（4） 這兩種Cache的失效開銷都是80ns；（5） 命中時間為1個時鐘周期；（6） 64KB直接映象Cache的失效率為1.4%，64KB兩路組相聯Cache的失效率為1.0%。解：平均訪問時間=命中時間+失效率X失效開銷平均訪問時間1-路平均訪問時間2-路兩路組相聯的平均訪問時間比較低CPUtime=〔CPU執行+存儲等待周期〕*時鐘周期time 執行CPUtime=IC〔CPI執行+總失效次數/指令總數*失效開銷〕*時鐘周期time 執行=IC〔〔CPI執行*時鐘周期〕+〔每條指令的訪存次數*失效率*失效開銷*時鐘周期〕〕執行CPU.1 =IC(2.0*2+1.2*0.014*80)=time1-wayCPUtime2-way=IC(2.2*2+1.2*0.01*8O)=CPU相對性能比：C t.""""")'€time-1way直接映象cache的訪問速度比兩路組相聯cache要快倍，而兩路組相聯Cache的平均性能比直接映象cache要高倍。因此這里選擇兩路組相聯。★偽相聯中，假設在直接映象位置沒有發現匹配，而在另一個位置才找到數據〔偽命中〕時，需要1個額外的周期，而且不交換兩個Cac