組合邏輯電路演示文稿目前一頁\總數一百二十七頁\編于十六點優選組合邏輯電路目前二頁\總數一百二十七頁\編于十六點3）在數字電路中，分別用高、低電平來表示二值邏輯中的1和0。

圖1圖2若無特殊說明，均采用正邏輯。4）獲得高、低電平的基本原理（如圖1所示）。5）正、負邏輯（如圖2所示）目前三頁\總數一百二十七頁\編于十六點2.2.1雙極型邏輯門電路常見的雙極型集成電路可分為以下幾類：（1）TTL電路（Transistor－TransistorLogic）。TTL電路的輸入端與輸出端均采用三極管結構，故得名三極管－三極管邏輯電路，簡稱TTL電路。TTL電路是雙極型集成數字電路中應用非常廣泛的一種。（2）ECL電路（EmitterCoupledLogic）。ECL電路即射極耦合邏輯電路。該類電路是由三極管組成的發射極輸出耦合電路。（3）HTL電路（HighThresholdLogic）。HTL電路即高閾值邏輯電路。（4）I2L電路（IntegrationInjectionLogic）。I2L電路即集成注入邏輯電路。特點是電路結構簡單，有利于高度集成，但抗干擾能力差，開關速度較慢。目前四頁\總數一百二十七頁\編于十六點一、半導體二極管的開關特性1.二極管的符號正極-P極負極-N極目前五頁\總數一百二十七頁\編于十六點2.二極管的伏安特性600400200–0.1–0.200.40.7–50–100二極管/硅管的伏安特性V/VI/mA正向特性死區電壓反向特性反向擊穿特性目前六頁\總數一百二十七頁\編于十六點二極管（PN結）的單向導電性：

PN結外加正偏電壓（P端接電源正極，N端接電源負極）時，形成較大的正向電流，PN結呈現較小的正向電阻；外加反偏電壓時，反向電流很小，PN結呈現很大的反向電阻。2.二極管的伏安特性-二極管的單向導電性目前七頁\總數一百二十七頁\編于十六點3.二極管等效電路圖二極管伏安特性的幾種等效電路目前八頁\總數一百二十七頁\編于十六點導通電壓VON硅管取0.7V鍺管取0.2V結論：只有當外加正向電壓（P極電壓大于N極電壓）大于VON時，二極管才導通。二極管導通后具有電壓箝位作用。目前九頁\總數一百二十七頁\編于十六點4.二極管的動態特性在動態情況下，亦即加到二極管兩端的電壓突然反向時，電流的變化過程如圖所示。Tre為反向恢復時間，是反向電流衰減到峰值的1/10所經過的時間。tre數值很小，約幾納秒。Tre目前十頁\總數一百二十七頁\編于十六點

因為半導體二極管具有單向導電性，即外加正向電壓時導通，外加反向電壓時截止，所以它相當于一個受外加電壓極性控制的開關。5.

半導體二極管的開關特性目前十一頁\總數一百二十七頁\編于十六點VCC=5V當vI為高電平（取VCC）時，VD截止，vO為高電平。5.

半導體二極管的開關特性當vI為低電平（取0V）時，VD導通，vO=0.7V，為低電平。目前十二頁\總數一百二十七頁\編于十六點1.二極管的與門二、分立元件邏輯門電路1.1電路組成1.2工作原理1）當uA=uB=0V，D1和D2都導通，所以:uO=0.7V目前十三頁\總數一百二十七頁\編于十六點4）當uA=uB=3V，D1和D2都導通，所以:uO=3.7V3）當uA=3V，uB=0V，D1截止，D2導通所以:uO=0.7V2）當uA=0V，uB=3V，D1導通，D2截止所以:uO=0.7V目前十四頁\總數一百二十七頁\編于十六點1.3邏輯關系uAuBuOABY0V0V0.7V0000V3V0.7V0103V0V0.7V1003V3V3.7V111所以：目前十五頁\總數一百二十七頁\編于十六點2.二極管的或門2.1電路組成2.2工作原理1）當uA=uB=0V，D1和D2都導通，所以:uO=-0.7V目前十六頁\總數一百二十七頁\編于十六點4）當uA=uB=3V，D1和D2都導通，所以:uO=2.3V3）當uA=3V，uB=0V，D1導通，D2截止所以:uO=2.3V2）當uA=0V，uB=3V，D1截止，D2導通所以:uO=2.3V目前十七頁\總數一百二十七頁\編于十六點2.3邏輯關系uAuBuOABY0V0V-0.7V0000V3V2.3V0113V0V2.3V1013V3V2.3V111所以：目前十八頁\總數一百二十七頁\編于十六點1.雙極型三極管的結構(a)NPN型(b)PNP型三、TTL（Transistor-Transistor-Logic)集成門電路目前十九頁\總數一百二十七頁\編于十六點2.雙極型三極管的輸入特性和輸出特性輸入特性:輸出特性:目前二十頁\總數一百二十七頁\編于十六點VI<VON

時，三極管截止，輸出為高電平，即VI>VON

時，三極管導通，此時有：深度飽和狀態，輸出為低電平，此時有：基極電流：(1)輸出電壓：(2)輸出電壓：(3)飽和基極電流：(4)總之，三極管的c-e間相當于一個受VI

控制的開關。+VCCVIRBRCVOT目前二十一頁\總數一百二十七頁\編于十六點三極管輸出特性上的三個工作區截止區：發射結反偏，集電結反偏放大區：發射結正偏，集電結反偏飽和區：發射結正偏，集電結正偏。iC/mAuCE/V0放大區iB=0μA20μA40μA截止區飽和區60μA80μA目前二十二頁\總數一百二十七頁\編于十六點3.雙極型三極管的開關電路用NPN型三極管取代下圖中的開關S，就得到了三極管開關電路。目前二十三頁\總數一百二十七頁\編于十六點當vI為低電平時，三極管工作在截止狀態（截止區），輸出高電平vOVCC

。當vI為高電平時，三極管工作在飽和導通狀態（飽和區），輸出低電平vO0V（VCES

）。3.雙極型三極管的開關電路三極管相當一個受vI控制的開關目前二十四頁\總數一百二十七頁\編于十六點4.雙極型三極管的開關等效電路截止狀態飽和導通狀態目前二十五頁\總數一百二十七頁\編于十六點5.雙極型三極管的動態開關特性

在動態情況下，亦即三極管在截止與飽和導通兩種狀態間迅速轉換時，三極管內部電荷的建立和消散都需要一定的時間，因而集電極電流ic的變化將滯后于輸入電壓vI的變化，在接成三極管開關電路以后，開關電路的輸出電壓vo的變化也必然滯后于輸入電壓vI的變化。目前二十六頁\總數一百二十七頁\編于十六點這種滯后現象是由于三極管的b-e間、c-e間都存在結電容效應的原因。目前二十七頁\總數一百二十七頁\編于十六點6三極管的非門（1）電路組成目前二十八頁\總數一百二十七頁\編于十六點（2）工作原理1）當uA=0V，三極管截止，所以：uO=5V2）當uA=3V，三極管飽和導通，所以：uO=0.3V目前二十九頁\總數一百二十七頁\編于十六點（3）邏輯關系uAuOAY0V5V013V0.3V10所以：目前三十頁\總數一百二十七頁\編于十六點7.二極管－晶體管門電路將二極管與門的輸出與三極管非門的輸入連接，便構成了二極管－三極管與非門電路。（1）與非門電路目前三十一頁\總數一百二十七頁\編于十六點（2）或非門電路將二極管或門的輸出與三極管非門的輸入連接，便構成了二極管－三極管或非門電路。目前三十二頁\總數一百二十七頁\編于十六點8.幾種常用的TTL門電路（1）與非門圖TTL與非門電路多發射極三極管電路D目前三十三頁\總數一百二十七頁\編于十六點D工作原理輸入均為高電平“1”1V輸入全高“1”,輸出為低“0”目前三十四頁\總數一百二十七頁\編于十六點DT2、T3截止輸入有低“0”，輸出為高“1”VY5-0.7-0.7=3.6V輸入端有任一低電平“0”(0.2V)目前三十五頁\總數一百二十七頁\編于十六點圖TTL與非門74LS00和74LS20的引腳圖4輸入2與非門74LS202輸入4與非門74LS00常用的芯片目前三十六頁\總數一百二十七頁\編于十六點（2）或非門1R2R3R5R1T2T3T4TABY圖TTL或非門電路CCV+5T6T4RD目前三十七頁\總數一百二十七頁\編于十六點圖

TTL或非門74LS02的引腳圖常用的芯片目前三十八頁\總數一百二十七頁\編于十六點（3）三態輸出門電路（TS門）三態輸出門是在普通門電路的基礎上附加控制電路而構成的。表2.1高電平有效的三態非門真值表輸入輸出ENAY0×1011高阻態103R1T2T3TAENY4T1R2R4RCCV+1D2D(a)

控制端高電平有效11AENYEN用“▽”表示輸出為三態。高電平有效目前三十九頁\總數一百二十七頁\編于十六點圖三態非門電路及邏輯符號3R1T2T3TAENY4T1R2R4RCCV+1D2D(b)

控制端低電平有效11AENYEN低電平有效1目前四十頁\總數一百二十七頁\編于十六點圖三態非門74LS125和74LS126的引腳圖三態非門的常用芯片：目前四十一頁\總數一百二十七頁\編于十六點(1)用三態門結成總線結構(2)用三態門實現數據的雙向傳輸三態門的典型應用：目前四十二頁\總數一百二十七頁\編于十六點圖推拉式輸出級并聯的情況01很大的電流不高不低的電平：1/0?為何要采用集電極開路門呢？推拉式輸出電路結構存在局限性。首先，輸出端不能并聯使用。若兩個門的輸出一高一低，當兩個門的輸出端并聯以后，必然有很大的電流同時流過這兩個門的輸出級，而且電流的數值遠遠超過正常的工作電流，可能使門電路損壞。而且，輸出端也呈現不高不低的電平，不能實現應有的邏輯功能。

（4）集電極開路的門電路（OC門）目前四十三頁\總數一百二十七頁\編于十六點

其次，在采用推拉式輸出級的門電路中，電源一經確定（通常規定為5V），輸出的高電平也就固定了（不可能高于電源電壓5V），因而無法滿足對不同輸出高電平的需要。

集電極開路門（簡稱OC門）就是為克服以上局限性而設計的一種TTL門電路。

目前四十四頁\總數一百二十七頁\編于十六點(1)電路結構：輸出級是集電極開路的。a．集電極開路門的電路結構(2)邏輯符號：用“

”表示集電極開路。圖集電極開路的TTL與非門（a）電路（b）邏輯符號集電極開路目前四十五頁\總數一百二十七頁\編于十六點

(3)工作原理：當VT3飽和，輸出低電平UOL＝0.2V；當VT3截止，由外接電源E通過外接上拉電阻提供高電平UOH＝E。

因此，

OC門電路必須外接電源和負載電阻，才能提供高電平輸出信號。目前四十六頁\總數一百二十七頁\編于十六點

(1)OC門的輸出端并聯，實現線與功能。

RL為外接負載電阻。圖

OC門的輸出端并聯實現線與功能

Y1Y2Y000010100111Y1=ABY2=CDb.OC門的應用舉例目前四十七頁\總數一百二十七頁\編于十六點圖2-21用OC門實現電平轉換的電路

（2）用OC門實現電平轉換目前四十八頁\總數一百二十七頁\編于十六點2.1.2CMOS邏輯門電路常見的MOS型數字集成電路可分為以下幾類：（1）PMOS電路。特點是全部由P溝道MOS管組成，工作速度較低，使用負電源，因而使用不方便。（2）NMOS電路。特點是全部由N溝道MOS管組成，工作速度較高，功耗較大，輸出阻抗高。（3）CMOS電路。由N溝道和P溝道MOS管共同組成。特點是輸入阻抗高，輸出阻抗低，功耗小，驅動能力強，集成度高，工作速度較低，應用較廣泛。（4）HCMOS電路。高密度CMOS電路，是當今集成電路的主要生產工藝，電路的基本特性與CMOS電路基本相同。特點是集成度高，功耗低，速度快。目前四十九頁\總數一百二十七頁\編于十六點1.MOS管的開關特性MOS管的結構和符號:VDS>0且VGS=0時，iD=0。VDS>0且VGS>VGS(th)

時，。（其中VGS(th)

為MOS管的開啟電壓）N型反型層（即D-S間的導電溝道）的形成。VGS對iD

的控制。N溝道增強型場效應管。D：漏極（drain）G：柵極（gate）B：半導體襯底S：源極(source)目前五十頁\總數一百二十七頁\編于十六點MOS管的輸出特性：VGS<VGS(th)時，截止區，此時，。VGS>VGS(th)時，有兩個區域：可變電阻區，恒流區，（其中IDS是VGS=2VGS(th)

時iD的值）可變電阻區恒流區截止區目前五十一頁\總數一百二十七頁\編于十六點MOS管的基本開關電路：VI=VGS<VGS(th)時，MOS管截止，只要RD<<ROFF，則，D-S間類似開關斷開。VI=VGS>>VGS(th)時，,只要RD>>RON，則，D-S間類似開關閉合。目前五十二頁\總數一百二十七頁\編于十六點(1)CMOS非門（反相器）電路結構：（a）結構示意圖（b）電路圖目前五十三頁\總數一百二十七頁\編于十六點CMOS非門（反相器）工作原理：令圖中T1和T2的開啟電壓分別為VGS(th)P和VGS(th)N，同時令，則a、當時，有T1導通T2截止b、當時，有T1截止T2導通結論1：輸出與輸入之間的關系為邏輯非。結論2：電路中兩管子交替導通，故稱互補對稱式MOS電路，即CMOS電路。結論3：CMOS反相器的功耗很小。目前五十四頁\總數一百二十七頁\編于十六點CMOS非門（反相器）的電壓傳輸特性：結論：CMOS反相器轉折區的變化率大，所以更接近于理想開關。圖2.16TC74HC04的引腳圖目前五十五頁\總數一百二十七頁\編于十六點（2）CMOS與非門和或非門圖2.17CMOS與非門電路圖2.18CMOS或非門電路目前五十六頁\總數一百二十七頁\編于十六點（3）CMOS傳輸門CMOS傳輸門是一種傳輸信號的可控開關電路。圖2.21CMOS傳輸門電路結構及符號利用CMOS傳輸門和非門可構成模擬開關，如圖2.22所示。圖2.22由CMOS傳輸門構成模擬開關目前五十七頁\總數一百二十七頁\編于十六點2.1.3各類邏輯門的性能比較1.各類邏輯門的分類

按制造工藝HTL電路ECL電路I2L電路雙極型TTL電路54/74系列54H/74H系列54S/74S系列54LS/74LS系列54AS/74AS系列54ALS/74ALS系列單極型PMOS電路NMOS電路HCMOS電路CMOS電路4000系列54HC/74HC系列54HCT/74HCT系列圖各類邏輯門的分類通用系列高速系列肖特基系列低功耗肖特基系列先進的肖特基系列先進的低功耗肖特基系列高速COMS邏輯門系列(TTL兼容)高速COMS邏輯門系列基本COMS邏輯門系列目前五十八頁\總數一百二十七頁\編于十六點2.各類邏輯門的主要參數

不論是雙極型門電路還是單極型門電路，都包含以下幾個主要參數。⑴VCC

：工作電源電壓，單位為伏特。⑵VIH(min)

：高電平輸入電壓最小值，單位為伏特。⑶VIL(max)

：低電平輸入電壓最大值，單位為伏特。⑷VOH(min)

：高電平輸出電壓最小值，單位為伏特。⑸VOL(max)

：低電平輸出電壓最大值，單位為伏特。⑹IIH(max)

：高電平輸入電流最大值，單位為微安。⑺IIL(max)

：低電平輸入電流最大值，單位為毫安。⑻IOH(max)

：高電平輸出電流最大值，單位為毫安。⑼IOL(max)

：低電平輸出電流最大值，單位為毫安。⑽tpd

：每級門電路的傳輸延遲時間，單位為納秒。⑾PD

：每個門電路的功耗，單位為毫瓦。⑿

VNH：輸入高電平噪聲容限，=VOH(min)-VIH(min)

。⒀VNL：輸入低電平噪聲容限，=VIL(max)-VOL(max)

。⒁

NO：扇出系數。目前五十九頁\總數一百二十七頁\編于十六點3.各種系列門電路的性能比較表2.1CMOS與TTL各種系列門電路的性能比較

系列參數TTLCMOS7474LS74AS74ALS400074HC74HCTVCC/V5555555VIH(min)/V2.02.02.02.03.53.52VIL(max)/V0.80.80.80.81.51.00.8VOH(min)/V2.42.72.72.74.64.44.4VOL(max)/V0.40.50.50.50.050.10.1IIH(max)/μA4020200200.10.10.1IIL(max)/mA-1.6-0.4-2.0-0.2-0.1×10－3-0.1×10－3-0.1×10－3IOH(max)/mA-0.4-0.4-2-0.4-0.51-4-4IOL(max)/mA1682080.5144tpd/ns10101.54451013PD/mw1022015×10－31×10－31×10－3目前六十頁\總數一百二十七頁\編于十六點若優先考慮功耗，但對速度要求不高，可選用CMOS

電路；若對速度要求很高，則可以選用ECL電路；若無特殊要求，則選用TTL電路。門電路選用原則目前六十一頁\總數一百二十七頁\編于十六點

一般不允許多余輸入端懸空（相當于高電平），否則會引入干擾信號。對與邏輯門電路(與門及與非門)，應將多余端經電阻（1~3K)或直接接正電源。(2)對或邏輯門電路(或門及或非門)，應將多余端接地。(3)如果前級有足夠的驅動能力，也可將多余端與信號輸入端聯在一起。門電路多余輸入端的處理目前六十二頁\總數一百二十七頁\編于十六點2.2常用的組合邏輯模塊

是指具有某種邏輯功能的中規模集成組合邏輯電路芯片。常用的有加法器、編碼器、譯碼器、多路選擇器、多路分配器和數字比較器等。

一位加法器半加器

全加器多位加法器串行進位加法器超前進位加法器一、加法器（實現二進制加法運算的電路）目前六十三頁\總數一百二十七頁\編于十六點1.半加器（HalfAdder）兩個

1位二進制數相加不考慮低位進位。0001101100101001真值表函數式Ai+Bi=Si

(和)Ci(進位)目前六十四頁\總數一百二十七頁\編于十六點邏輯圖曾用符號國標符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數式目前六十五頁\總數一百二十七頁\編于十六點2.全加器（FullAdder）兩個

1位二進制數相加，考慮低位進位。Ai+Bi

+Ci-1(低位進位)

=Si

(和)

Ci

(向高位進位)1011---A1110---B+---低位進位100101111真值表標準與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進位←0目前六十六頁\總數一百二十七頁\編于十六點卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡與或式圈

“1

”目前六十七頁\總數一百二十七頁\編于十六點邏輯圖(a)用與門、或門和非門實現曾用符號國標符號ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1目前六十八頁\總數一百二十七頁\編于十六點(b)用與或非門和非門實現&≥1&≥1111CiSiAiBiCi-1目前六十九頁\總數一百二十七頁\編于十六點3.集成全加器TTL：74LS183CMOS：C661雙全加器1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1目前七十頁\總數一百二十七頁\編于十六點在電路上如何實現兩個四位二進制數相加？

A3A2A1A0+B3B2B1B04.多位加法器（Adder）4.14位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI目前七十一頁\總數一百二十七頁\編于十六點4.2超前進位加法器4位超前進位加法器74LS283和串行進位加法器的比較令則

當A、B中的第i位相加時，其進位輸出Ci與和Si的表達式分別是？4位超前進位加法器74LS283的引腳圖：目前七十二頁\總數一百二十七頁\編于十六點

進位輸入是由專門的“進位邏輯門”來提供超前進位加法器使每位的進位直接由加數和被加數產生，而無需等待低位的進位信號

該門綜合所有低位的加數、被加數及最低位進位輸入

運算速度快，但電路結構復雜。超前進位加法器的特點：目前七十三頁\總數一百二十七頁\編于十六點4.3

加法器的應用例1用兩片74LS283構成一個8位二進制數加法器在片內是超前進位，而片與片之間是串行進位。目前七十四頁\總數一百二十七頁\編于十六點例2用74LS283構成8421BCD碼轉換為余3碼的碼制轉換電路8421碼余3碼000000010010001101000101+0011+0011+00118421碼輸入余3碼輸出1100CO

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

0

目前七十五頁\總數一百二十七頁\編于十六點3集成數值比較器74LS85的功能4數值比較器的位數擴展1一位比較器2多位比較器定義：能夠比較兩個二進制數大小的邏輯電路稱為比較器(數值比較器)。二、數值比較器（DigitalComparator）目前七十六頁\總數一百二十七頁\編于十六點1、1位數值比較器00011011010001100010真值表函數式邏輯圖—用與非門和非門實現AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi目前七十七頁\總數一百二十七頁\編于十六點

先從高位比起，高位不等時，即可區別數值的大小

當高位相等，再比較低位數，比較結果由低位決定2、多位數值比較器的設計原則目前七十八頁\總數一百二十七頁\編于十六點74LS8574LS85的引腳圖74LS85比較器不僅能完成兩個4位二進制數的大小比較，還能擴展為更多位數的數值比較。74LS85的示意框圖3、集成4位數值比較器74LS85目前七十九頁\總數一百二十七頁\編于十六點74LS85功能表目前八十頁\總數一百二十七頁\編于十六點用兩片7485組成8位數值比較器（串聯擴展方式）低位片高位片低四位高四位輸出4、集成數值比較器的位數擴展高位不等時，結果由片（2）決定，與片（1）無關；高位相等時，結果由片（1）決定，若片（1）結果為A>B，則其輸出端A>B的值為1，即片（2）的級聯端a>b的值為1，故總結果為1。其他兩種情況同上述分析。（2）（1）目前八十一頁\總數一百二十七頁\編于十六點B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出用74LS85組成16位數值比較器（并聯擴展方式）目前八十二頁\總數一百二十七頁\編于十六點

編碼：用二值代碼對事物進行編號。目的是為了便于運算或處理、易于保密或識別等。編碼器的邏輯功能：把輸入的高、低電平編成二進制代碼。編碼器的結構特點：輸入m位代碼，輸出n位二進制代碼。

m≤2n

編碼器的分類：按編碼方式二進制編碼器二-十進制編碼器按信號是否互斥普通編碼器優先編碼器三、編碼器（Encoder）目前八十三頁\總數一百二十七頁\編于十六點一）普通編碼器

定義：任何時刻只允許輸入一個有效編碼請求信號，否則輸出將發生混亂。(輸入有約束。)普通編碼器的方框圖輸入：八個信號（對象）

I0~I7

（二值量）輸出：三位二進制代碼

Y2Y1Y0稱8/3線編碼器目前八十四頁\總數一百二十七頁\編于十六點

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１編碼器輸入輸出的對應關系設輸入信號為1表示對該輸入進行編碼。任何時刻只允許輸入一個編碼請求表達式、電路圖？其它輸入取值組合不允許出現，為無關項。目前八十五頁\總數一百二十七頁\編于十六點3位二進制編碼器的真值表邏輯表達式：(利用無關項化簡)目前八十六頁\總數一百二十七頁\編于十六點二）優先編碼器優先編碼器：允許同時在n個輸入端有多個輸入信號有效，編碼器只對同時輸入的多個信號中優先權最高的一個進行編碼。設I7的優先級別最高，I6次之，依此類推，I0最低。3位二進制優先編碼器的真值表目前八十七頁\總數一百二十七頁\編于十六點邏輯表達式：目前八十八頁\總數一百二十七頁\編于十六點例：8/3線優先編碼器74LS1488/3線優先編碼器74LS148的引腳圖：目前八十九頁\總數一百二十七頁\編于十六點

74LS148的邏輯功能描述：

(1)編碼輸入端：邏輯符號輸入端上面均有“—”號，這表示編碼輸入低電平有效。I0~I7低電平有效優先權最高目前九十頁\總數一百二十七頁\編于十六點

(2)編碼輸出端：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y01目前九十一頁\總數一百二十七頁\編于十六點

（3）選通輸入端：只有在=0時，編碼器才處于工作狀態；而在=1時，編碼器處于禁止狀態，所有輸出端均被封鎖為高電平。SS禁止狀態工作狀態目前九十二頁\總數一百二十七頁\編于十六點電路工作，但無編碼輸入電路工作，且有編碼輸入（4）選通輸出端YS和擴展輸出端YEX：為擴展編碼器功能而設置。目前九十三頁\總數一百二十七頁\編于十六點例試用兩片74LS148接成16線-4線優先編碼器，將16個低電平輸入信號編為0000~1111共16個4位二進制代碼。其中A15的優先權最高，A0的優先權最低。G0Z0&G1Z1&G2Z2&G3Z3174LS148(2)…………74LS148(1)…………目前九十四頁\總數一百二十七頁\編于十六點

把I0～I9的十個狀態分別編碼成十個BCD碼。其中I9的優先權最高，I0的優先權最低。三）二-十進制優先編碼器74LS147的引腳圖：NC目前九十五頁\總數一百二十七頁\編于十六點二－十進制（BCD）優先編碼器74LS147輸入：邏輯0(低電平）有效輸出：反碼輸出注意：74LS147的功能表目前九十六頁\總數一百二十七頁\編于十六點

邏輯功能：將每個輸入的二進制代碼對應的輸出為高、低電平信號。譯碼是編碼的反操作。譯碼器分類：

二進制譯碼器（binarydecoder）

二-十進制譯碼器（binary-codeddecimaldecoder）

顯示譯碼器（displaydecoder）

四、譯碼器（Decoder）目前九十七頁\總數一百二十七頁\編于十六點一）二進制譯碼器（最小項譯碼器）3位二進制譯碼器的框圖真值表

輸入輸出

A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7

00010000000001010000000100010000001100010000100000010001010000010011000000010111000000013位二進制譯碼器的真值表

輸入：一組二進制代碼輸出：一組與輸入代碼一一對應的高、低電平信號。目前九十八頁\總數一百二十七頁\編于十六點集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7目前九十九頁\總數一百二十七頁\編于十六點表74LS138功能表當S1、、中的任何一個無效時，74LS138所有的輸出都被封鎖在高電平狀態，不進行譯碼。目前一百頁\總數一百二十七頁\編于十六點74LS138框圖及其各輸出函數表達式如下：最小項譯碼器目前一百零一頁\總數一百二十七頁\編于十六點二）二–

十進制譯碼器(4線-10線譯碼器)邏輯功能：將輸入的8421BCD碼譯成10個獨立的輸出高、低電平信號。二–十進制譯碼器74LS42的邏輯圖：74LS42的邏輯式和真值表目前一百零二頁\總數一百二十七頁\編于十六點三）顯示譯碼器1、七段字符顯示器（或七段數碼管）

半導體數碼管（LED）液晶顯示器(LCD)(1)半導體數碼管七段LED數碼管的外形圖及兩種接法：CommonKathion

CommonAnode目前一百零三頁\總數一百二十七頁\編于十六點(2)液晶顯示器（a）未加電場時（b）加電場以后（c）符號目前一百零四頁\總數一百二十七頁\編于十六點(3)半導體數碼管與液晶顯示器的比較類型半導體數碼管液晶顯示器工作電壓1.6~1.8V/段(紅色)<1V2.2~2.4V/段(綠色)功耗1~2μW/段(紅色)<1μW/cm21.5~8μW/段(綠色)亮度較高較差響應速度<0.1μs10~200ms用途廣泛電子表、儀表、便攜儀器等目前一百零五頁\總數一百二十七頁\編于十六點2、BCD–七段顯示譯碼器BCD–七段顯示譯碼器的真值表（P55）。D、C、B、A：BCD碼輸入信號a～f：譯碼輸出，與數碼管的a~f對接74LS48:燈測試端，低電平有效。當時，數碼管七段全部點亮，用于測試數碼管的好壞。:動態滅零輸入端，低電平有效。:滅燈輸入/滅零輸出端。目前一百零六頁\總數一百二十七頁\編于十六點

（1）在存儲器中的應用用作地址譯碼器或指令譯碼器，譯碼器輸入地址碼，輸出為存儲單元地址。如n位地址線可尋址2n個單元。

四、譯碼器的應用

（2）擴展應用在需進行大容量譯碼時，可將芯片進行擴展。

【例1】試用兩片74LS138組成4線－16線譯碼器，將輸入的4位二進制代碼譯成16個獨立的低電平信號。目前一百零七頁\總數一百二十七頁\編于十六點圖用兩片74LS138接成的4線－16線譯碼器目前一百零八頁\總數一百二十七頁\編于十六點

（3）實現邏輯函數由于n變量二進制譯碼器可以提供變量的個最小項非的輸出，而任何邏輯函數均可化為最小項之和的標準形式，所以利用二進制譯碼器和一些必要的邏輯門可以實現邏輯函數。

【例2】

：試用74LS138和與非門構成一位全加器。目前一百零九頁\總數一百二十七頁\編于十六點【例2】

：試用74LS138和與非門構成一位全加器。解:全加器的最小項表達式應為Si=Ci

=目前一百一十頁\總數一百二十七頁\編于十六點

注：實現多變量譯碼輸入的邏輯函數時，可以先擴展再按上述方法實現。目前一百一十一頁\總數一百二十七頁\編于十六點【例3】試利用3線–8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸出的邏輯函數式為目前一百一十二頁\總數一百二十七頁\編于十六點A0A1A0A1一)數據選擇器的工作原理邏輯功能：在數字信號的傳輸過程中，將某一個數據從一組數據中選擇出來，并送到輸出端。可見，輸出Y取決于選擇變量A1A0的不同組合。當A1A0=00時，Y=D0；當A1A0=01時，Y=D1；當A1A0=10時，Y=D2；當A1A0=11時，Y=D3。五、數據選擇器目前一百一十三頁\總數一百二十七頁\編于十六點圖74LS153和74LS151的引腳圖0A1A9(a)74LS153(a)74LS1531236457816101514131211GNDS1S2CCV31D21D11D01D32D22D12D02DY1Y20A1A9(b)74LS151(b)74LS151