第八章可編程器件第一頁(yè)，共五十三頁(yè)，2022年，8月28日8.1概述一、PLD的基本特點(diǎn)數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來(lái)生產(chǎn)，但邏輯功能是由用戶通過(guò)對(duì)器件編程來(lái)設(shè)定的二、PLD的發(fā)展和分類PROM是最早的PLD第二頁(yè)，共五十三頁(yè)，2022年，8月28日PLA可編程邏輯陣列PAL可編程陣列邏輯FPLA現(xiàn)場(chǎng)可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場(chǎng)可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號(hào)第三頁(yè)，共五十三頁(yè)，2022年，8月28日第四頁(yè)，共五十三頁(yè)，2022年，8月28日8.2現(xiàn)場(chǎng)可編程邏輯陣列

FPLA特點(diǎn)：與邏輯可編程；或邏輯可編程；輸出緩沖控制;組合電路和時(shí)序電路結(jié)構(gòu)的通用形式第五頁(yè)，共五十三頁(yè)，2022年，8月28日A0~An-1W0W(2n-1)D0Dm第六頁(yè)，共五十三頁(yè)，2022年，8月28日可編程與邏輯+可編程或邏輯+輸出緩沖控制第七頁(yè)，共五十三頁(yè)，2022年，8月28日第八頁(yè)，共五十三頁(yè)，2022年，8月28日例：用FPLA實(shí)現(xiàn)下列邏輯函數(shù)第九頁(yè)，共五十三頁(yè)，2022年，8月28日第十頁(yè)，共五十三頁(yè)，2022年，8月28日*FPLA與ROM的區(qū)別：①ROM的與陣列是固定的，有2n個(gè)Wi字線）；而FPLA的與陣列較少，ROM采用全部最小項(xiàng)，而PLA采用簡(jiǎn)化后

的與項(xiàng)。②FPLA有熔絲和疊柵兩種。③

FPLA有三態(tài)輸出及OC門輸出。因此，PLA有必要化簡(jiǎn)，以充分利用“與項(xiàng)”個(gè)數(shù)。第十一頁(yè)，共五十三頁(yè)，2022年，8月28日8.3可編程陣列邏輯PAL

（ProgrammableArrayLogic）8.3.1PAL的基本電路結(jié)構(gòu)一、基本結(jié)構(gòu)形式

可編程“與”陣列+固定“或”陣列+輸出電路最簡(jiǎn)單的形式為：二、編程單元出廠時(shí)，所有的交叉點(diǎn)均有熔絲第十二頁(yè)，共五十三頁(yè)，2022年，8月28日可編程與陣列固定或陣列第十三頁(yè)，共五十三頁(yè)，2022年，8月28日8.3.2PAL的輸出電路結(jié)構(gòu)和反饋形式一.專用輸出結(jié)構(gòu)用途：產(chǎn)生組合邏輯電路第十四頁(yè)，共五十三頁(yè)，2022年，8月28日二.可編程輸入/輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線連接可將輸出作輸入用第十五頁(yè)，共五十三頁(yè)，2022年，8月28日三.寄存器輸出結(jié)構(gòu)用途：產(chǎn)生時(shí)序邏輯電路第十六頁(yè)，共五十三頁(yè)，2022年，8月28日四.異或輸出結(jié)構(gòu)時(shí)序邏輯電路還可便于對(duì)“與-或”輸出求反第十七頁(yè)，共五十三頁(yè)，2022年，8月28日五.運(yùn)算反饋結(jié)構(gòu)時(shí)序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運(yùn)算第十八頁(yè)，共五十三頁(yè)，2022年，8月28日第十九頁(yè)，共五十三頁(yè)，2022年，8月28日8.3.3PAL的應(yīng)用舉例例2：用PAL設(shè)計(jì)一個(gè)邏輯電路，DCBA（四位）二進(jìn)制數(shù)的大小及取值在范圍：當(dāng)0≤DCBA≤5時(shí)Y0=1當(dāng)6≤DCBA≤10時(shí)Y1=1當(dāng)11≤DCBA≤15時(shí)Y2=1

根據(jù)題意可得最小項(xiàng)表達(dá)式第二十頁(yè)，共五十三頁(yè)，2022年，8月28日化簡(jiǎn)后得：采用PAL14H4(14個(gè)輸入端，4個(gè)輸出端，每個(gè)輸出含4個(gè)與項(xiàng)）可畫(huà)出編程圖(p398圖-8.3.10)第二十一頁(yè)，共五十三頁(yè)，2022年，8月28日8.4通用陣列邏輯GAL8.4.1電路結(jié)構(gòu)形式可編程“與”陣列

+

固定“或”陣列+

可編程輸出邏輯宏單元OLMC編程單元采用E2CMOS

可改寫(xiě)第二十二頁(yè)，共五十三頁(yè)，2022年，8月28日GAL16V8第二十三頁(yè)，共五十三頁(yè)，2022年，8月28日1．GAL16V8結(jié)構(gòu)：內(nèi)部含有：32*64位的可編程“與”邏輯陣列；8個(gè)OLMC；10個(gè)輸入緩沖器；8個(gè)三態(tài)輸出緩沖器8個(gè)反饋/輸入緩沖器。GAL將“與”邏輯陣列與OLMC固定連接（

OLMC中含或陣列）GAL16V8中的行地址映射圖（并不是編程單元實(shí)際的空間布局圖）第二十四頁(yè)，共五十三頁(yè)，2022年，8月28日第二十五頁(yè)，共五十三頁(yè)，2022年，8月28日每個(gè)OLMC由一個(gè)或門；一個(gè)D觸發(fā)器，四個(gè)數(shù)據(jù)選擇器及一些門電路組成：編程控制字：OLMC控制字第二十六頁(yè)，共五十三頁(yè)，2022年，8月28日8.4.2輸出邏輯宏單元

OLMC數(shù)據(jù)選擇器第二十七頁(yè)，共五十三頁(yè)，2022年，8月28日*或門有8個(gè)輸入端（可構(gòu)成8個(gè)“與-或”）*異或門用于控制輸出函數(shù)的極性（XOR（n）=0原輸出；XOR（n）=1

反輸出）n代表8個(gè)OLMC之一*輸出結(jié)構(gòu)受四個(gè)數(shù)據(jù)選擇器控制：1．OMUX（2選1）由AC0和AC1（n）組合決定OLMC工作在組合邏輯輸出還是寄存器輸出模式第二十八頁(yè)，共五十三頁(yè)，2022年，8月28日2．PTMUX（2選1）乘積項(xiàng)選擇器，由AC0和AC1（n）狀態(tài)決定來(lái)自第一項(xiàng)“與”是否進(jìn)入“或”門AC0，AC1（n）

控制端D（選擇輸出）001第一與項(xiàng)進(jìn)入或門011第一與項(xiàng)進(jìn)入或門101第一與項(xiàng)進(jìn)入或門110第一與項(xiàng)被禁止進(jìn)入或門表AC0，AC1（n）與PTMUX的關(guān)系第二十九頁(yè)，共五十三頁(yè)，2022年，8月28日3．TSMUX（4選1）輸出三態(tài)允許控制選擇器：VCC，地（0），OE，第一與項(xiàng)。選擇器輸出：C=0（三態(tài)輸出）；C=1（輸出允許）AC0，AC1（n）與TSMUX的關(guān)系

AC0AC1（n）

TSMUX00C=1三態(tài)打開(kāi)（輸出）01C=1三態(tài)（關(guān)閉）10C=1取決于OE狀態(tài)11C=第一與項(xiàng)取決于第一與項(xiàng)第三十頁(yè)，共五十三頁(yè)，2022年，8月28日4．FMUX（8選1）反饋數(shù)據(jù)選擇器，實(shí)際只有4個(gè)輸入：地（0）,鄰級(jí)輸出（m）,I/O端,

FMUX選中數(shù)據(jù)源

0X0地（0）0X1鄰級(jí)輸出（m）11X本單元I/O端10X本單元觸發(fā)器

第三十一頁(yè)，共五十三頁(yè)，2022年，8月28日結(jié)構(gòu)控制字中SYN，ACO，AC1（n）,XOR(n)組合定義：SYNACOAC1（n）OLMC(n)工作模式010寄存器模式（時(shí)序，寄存器輸出）

011時(shí)序組合邏輯模式（時(shí)序電路中組合部分，帶反饋）100專用組合模式（組合邏輯輸出）101專用輸入模式（三態(tài)門關(guān)閉，I/O作輸入反饋）111反饋組合輸出模式（反饋輸出模式）表OLMC(n)工作模式第三十二頁(yè)，共五十三頁(yè)，2022年，8月28日OLMC五種工作模式簡(jiǎn)化示意圖如下：第三十三頁(yè)，共五十三頁(yè)，2022年，8月28日OLMC5種工作模式（圖中NC表示不連接）專用輸入模式專用組合輸出模式反饋組合輸出模式時(shí)序電路中的組合輸出模式寄存器輸出模式第三十四頁(yè)，共五十三頁(yè)，2022年，8月28日（SYN，ACO，

AC1（n））=101專用輸入模式第三十五頁(yè)，共五十三頁(yè)，2022年，8月28日（SYN，ACO，

AC1（n））=100專用組合輸出模式第三十六頁(yè)，共五十三頁(yè)，2022年，8月28日（SYN，ACO，

AC1（n））=111反饋組合輸出模式第三十七頁(yè)，共五十三頁(yè)，2022年，8月28日（SYN，ACO，

AC1（n））=011時(shí)序電路中的組合輸出模式第三十八頁(yè)，共五十三頁(yè)，2022年，8月28日（SYN，ACO，

AC1（n））=010寄存器輸出模式第三十九頁(yè)，共五十三頁(yè)，2022年，8月28日8.5可擦除的可編程邏輯陣列EPLD一、結(jié)構(gòu)特點(diǎn)相當(dāng)于“與-或”陣列（PAL）+OLMC二、采用EPROM工藝集成度提高第四十頁(yè)，共五十三頁(yè)，2022年，8月28日第四十一頁(yè)，共五十三頁(yè)，2022年，8月28日8.7現(xiàn)場(chǎng)可編程門陣列FPGA一、基本結(jié)構(gòu)IOBCLB3.互連資源4.SRAM第四十二頁(yè)，共五十三頁(yè)，2022年，8月28日第四十三頁(yè)，共五十三頁(yè)，2022年，8月28日1.IOB可以設(shè)置為輸入/輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器）異步（不經(jīng)觸發(fā)器）第四十四頁(yè)，共五十三頁(yè)，2022年，8月28日2.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多CLB組合起來(lái)，可形成大系統(tǒng)第四十五頁(yè)，共五十三頁(yè)，2022年，8月28日3.Interconnect互連資源第四十六頁(yè)，共五十三頁(yè)，2022年，8月28日第四十七頁(yè)，共五十三頁(yè)，2022年，8月28日4.SRAM

分布式每一位觸發(fā)器控制一個(gè)編程點(diǎn)第四十八頁(yè)，共五十三頁(yè)，2022年，8月28日二、編程數(shù)據(jù)的裝載第四十九頁(yè)，共五十三頁(yè)，2022年，8月28日數(shù)據(jù)可先放在EPROM或PC機(jī)中通電后，自行啟動(dòng)FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)！！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載第五十頁(yè)，共五十三頁(yè)，2022年，8月28日8.9PLD的編程以上各種PLD均需離線進(jìn)行編程操作，使用開(kāi)發(fā)系統(tǒng)一、開(kāi)發(fā)系統(tǒng)硬件：計(jì)算機(jī)+編程器軟件：開(kāi)發(fā)環(huán)境（軟件平臺(tái)）

VHDL,Verilog,真值表，方程式，電路邏輯圖（Schematic）