1組合邏輯電路...當時的輸入...當時的輸出構成組合邏輯電路的基本單元是門電路。在前面所學習的組合邏輯電路中，僅僅決定于2而在“時序邏輯電路”中，時序邏輯電路...當時的輸出這就要求時序邏輯電路必須具有記憶功能!不僅與...當時的輸入有關..過去的輸出而且與有關我們將要學習的“觸發器”就具有記憶功能。第6章

觸發器及含觸發器的PLD

4本章重點1、各種電路結構的觸發器所具有的動作特點；2、觸發器邏輯功能的分類和觸發器邏輯功能的描述方法。5觸發器具有什么功能?

形象地說，它具有“一觸即發”的功能。在輸入信號的作用下，它能夠從一種狀態

(0

或1

)轉變成另一種狀態(1

或

0

)。觸發器具有什么基本特點

?1）具有兩個能自行保持的穩定狀態1和0。2）根據不同的輸入信號可以置成1或0狀態。

觸發器是構成時序邏輯電路的基本單元，是能夠存儲1位二值信號的單元電路。6.1概述

6觸發器如何分類?

按邏輯功能劃分：R-S觸發器；D觸發器；J-K觸發器;按觸發方式劃分：電平觸發方式；主從觸發方式；邊沿觸發方式。T觸發器等等。“1”狀態：Q=1，Q=0“0”狀態：Q=0，Q=12.有兩個穩定狀態3.在輸入信號的作用下，雙穩態觸發器可以從一個穩定狀態轉換到另一個穩定狀態。

邏輯符號RSQQRS

雙穩態觸發器的基本特性1.有兩個互補的輸出端QQ置0端置1端通常，把在輸入信號發生變化前的觸發器狀態稱為現態，用Ｑn和Ｑn表示；把輸入信號發生變化后的觸發器狀態稱為次態，用Ｑn+1和Ｑn+1表示。用X表示輸入信號的集合，則觸發器的次態方程為：Ｑn+1

＝f（Ｑn

，X）

次態方程又稱為狀態方程、特征方程。81.基本結構S：置位（置1）端R：復位（置0）端6.2.1基本RS觸發器兩互補輸出端兩輸入端反饋線QQ.1.2SR6.2RS觸發器9兩互補輸出端兩輸入端

正常情況下，兩輸出端的狀態保持相反。通常以Q端的邏輯電平表示觸發器的狀態，即Q=1，Q=0時，稱為“1”態；反之為“0”態。反饋線

基本RS觸發器2.邏輯功能QQ.1.2SR1010110復位0

結論:不論觸發器原來為何種狀態，當S=1，

R=0時，

將使觸發器置“0”或稱為復位。(1)S=1，R

=0QQ.1.2SR11

010

0

0110Qn

：輸入信號到來前觸發器的狀態，簡稱原狀態；Qn+1

：輸入信號到來后觸發器的狀態，簡稱次態。QnQn+1置01201001置位1

結論:不論觸發器原來為何種狀態，當S=0，

R=1時，

將使觸發器置“1”或稱為置位。(2)S=0，R

=1QQ.1.2SR13QnQn+1

010

0

0110Qn

表示觸發器的原狀態；Qn+1

表示觸發器的次態。1

0

0

11

0

11稱為“置1”!14設原態為“1”態1110001觸發器保持“1”態不變1

當S=1，

R=1時，觸發器保持原來的狀態，

即觸發器具有保持、記憶功能。QQ.1.2SR(3)S=1，R

=115QnQn+1

010

0

0110Qn

表示觸發器的原狀態；Qn+1

表示觸發器的次狀態。1

0

0

11

0

11110

011

1

1稱為“保持”!1601110011111110若G1先翻轉，則觸發器為“0”態“1”態(4)S=0，R

=0

當信號S=R

=0同時變為1時，由于與非門的翻轉時間不可能完全相同，觸發器狀態可能是“1”態，也可能是“0”態，不能根據輸入信號確定。若先翻轉QQ.1.2SR17RSQnQn+1

010

0

0110Qn

表示觸發器的原狀態；Qn+1

表示觸發器的次狀態。10

0

1101

10001*0011*0狀態同時消失以后輸出狀態不定!110

0111

1稱為“保持”!

18基本R－S

觸發器狀態表邏輯符號R(ResetDirect)-直接置“0”端(復位端)S(SetDirect)-直接置“1”端(置位端)QQSRSRQ100置0011置111不變保持001*不定功能低電平有效1*表示不正常狀態，0信號消失后，觸發器狀態不定。注意：19由或非門組成的基本RS觸發器QQ≥1≥1SRQQSRS

RQQn+10000010110101111010101010100110*0*基本RS觸發器21例：在左圖的基本RS觸發器電路中，已知輸入電壓波形，畫出輸出端對應的電壓波形。01X010X111X保持00X禁止QnQn+1QQQQSRRS觸發器的狀態方程：

Qn+1＝S＋RQnRS觸發器的約束條件：

R＋S＝1（RS=0）6.2

RS觸發器功能表Qn(保持)111（置1）100（置0）01不穩Qn+100R

SRSQn01000111101110Φ00Φ1010基本RS觸發器QRSQ12Ｑ2tpdtpd2tpdtpdＲＳＱ波形圖轉換條件觸發器狀態狀態轉換方向狀態轉換圖Ｓ＝０Ｒ＝１Ｓ＝１01Ｒ＝０Ｓ＝1Ｒ＝１Ｓ＝1Ｒ＝１功能表Qn(保持)111（置1）100（置0）01不穩Qn+100R

S基本RS觸發器QRSQ12246.2.2具備時鐘控制的RS觸發器

在實際應用中，為協調數字系統各部分的動作，常常要求某些觸發器于同一時刻動作。此時觸發器的翻轉不但要受輸入端的控制，更重要的是要求各觸發器能按一定時間節拍動作。為此,必須引入同步信號,使這些觸發器只有在同步信號到達時才按輸入信號改變狀態。通常把這個同步信號叫做時鐘脈沖（ClockPulse），簡稱時鐘，用CP表示。這種受時鐘信號控制的觸發器統稱為時鐘觸發器。最簡單的時鐘觸發器：鐘控RS觸發器。25不變Qn××0說明Qn+1SRCP同步（鐘控）RS觸發器

同步RS觸發器特性表××011不變不變01置00011011101010110置1110100111不變不變不變Qn001111001*1*不定×111工作原理:約束條件：SR=01）當

CP=0時：觸發器保持原來狀態不變；2）當

CP=1時：觸發器的邏輯功能與RS觸發器相似，區別在于R、S端信號為高有效。26時序波形圖：CPSR2tpd3tpd2tpd3tpd同步RS觸發器符號圖：Q

Q27例1：畫出鐘控R－S

觸發器的輸出波形RSCP不定不定鐘控R－S狀態表CP高電平時觸發器狀態由R、S確定QQ0100SR01

010111不定Qn+1Qn28同步R-S觸發器的動作特點1.當CP=0時,無論R、S為何種取值組合，輸出端均“保持原態”；2.

CP=1的全部時間里，R、S的變化都將引起觸發器輸出端狀態的變化,即輸入信號多次發生變化則觸發器的狀態也會多次翻轉(空翻現象)。29存在問題：時鐘脈沖不能過寬，否則出現空翻現象，即在一個時鐘脈沖期間觸發器翻轉一次以上。CP克服辦法：采用（主從或邊沿）觸發器。00SR01010111不定Qn+1QnQ=SQ=R30例2：畫出同步RS觸發器的輸出波形。假設Q的初始狀態為0。QCPRSCP回到低電平后狀態不定“空翻”即輸出端隨輸入信號的多次變化將發生多次翻轉。QQ1R1SC1CPRS31練習：畫出同步RS觸發器的輸出端波形圖。CPRSQQ假設Q的初始狀態為0。

在CP=0期間，觸發器的狀態“保持”狀態不定QQ1R1SC1CPRS32Qn→

Qn+1SR000110110×1001×0

同步RS觸發器驅動表觸發器邏輯功能描述方法同步RS觸發器特性表SRQnQn+1000001011010111101010101010011不定不定33

RS觸發器的特性方程：QnRS000111100101X011X0Qn+1RS觸發器的狀態轉換圖：（約束條件）QRS010110X00XRS觸發器的卡諾圖：觸發器狀態轉換條件狀態轉換方向6.2.3RS觸發器應用示例

b.Ｋ由B扳向A端，并且震顫幾次，相當于ＲＳ＝０１（或１１）a.Ｋ由A扳向B端，并且震顫幾次，相當于ＲＳ＝１０（或１１）０１０１無震顫開關電路機械開關在靜止到新的位置之前其機械觸頭將要震顫幾次。圖示電路可以解決震顫問題。設初始時Ｋ接Ｒ端，基本原理如下：１０１１０１０１０１

為了適用于單輸入信號的場合，把同步RS觸發器做成D觸發器形式。35基本RS觸發器導引門電路6.3.1電平觸發型D觸發器

CPD6.3D觸發器CPQQRDSDD36(2)功能分析011輸出端

保持原狀態CP=0CPQQRDSDD37110110結論：Qn+1=D0110101011CP=1（無約束條件）CPQQRDSDDCPQQRDSDD381000

1010

1101

11110XX保持b.功能表CPDQnQn+1

Qn+1=Dc.特性方程D鎖存器a.邏輯符號QQ1DC1RDSDDCPRS優點

：克服了約束條件的限制；存在問題：在CP＝1期間，輸出狀態隨輸入狀態的變化而變化。電平觸發型D觸發器

40CPDQQ1000

1010

1101

11110XX保持CPDQnQn+1

功能表練習、電路如左上圖，且已知Qn=0。根據CP及D的波形畫出輸出端的波形。4112345671413121110981D2D允許3D4DNCVCC1Q2Q3Q4QNCGND允許74LS77(4位鎖存器)

這一類的D鎖存器，有集成組件的產品，如74LS77(4位鎖存器)、74LS75(4位雙穩態鎖存器)，等等。即CP1,2即CP3,442D觸發器D觸發器的特性方程：Qn+1=DD觸發器的狀態轉換圖：QD011001D觸發器的狀態轉換圖：QD0CPDQn+1說明011×01Qn01不變置0置1D觸發器特性表43邊沿觸發器的電路結構與動作特點為了免除CP=1期間輸入控制電平不許改變的限制，可采用邊沿觸發器。其特點是：觸發器只在時鐘跳轉時發生翻轉，而在CP=1或CP=0期間，輸入端的任何變化都不影響輸出。

目前已用于數字集成電路產品中的邊沿觸發器電路主要有：維持阻塞觸發器，CMOS傳輸門的邊沿觸發器，利用門電路傳輸延遲時間的邊沿觸發器等。44a.功能表DCPQQ6.3.2邊沿觸發型D觸發器

DCPQQ上升沿翻轉下降沿翻轉上升沿觸發下降沿觸發b.特性方程Qn+1=Dc.邏輯符號45例：D

觸發器工作波形圖CPDQ上升沿觸發翻轉46集成的邊沿

D觸發器簡介:雙D型正邊沿觸發器7474(帶預置和清除端)六D型觸發器74174單路輸出共直接清除四D型觸發器74175互補輸出共直接清除邊沿觸發型D觸發器

Q【例6-2】圖6-11中為上升沿觸發型D觸發器的輸入信號和時鐘脈沖波形，設觸發器的初始狀態為0，確定輸出信號Q的波形。解：

把握邊沿觸發型D觸發器工作特性的關鍵是，確認每個時鐘脈沖CP上升沿之后的輸出狀態等于該上升沿前一瞬間D信號的狀態，此狀態將保持到下一個時鐘脈沖CP上升沿到來時。由此可畫出輸出Q的波形如圖6-11所示。圖6-11例6-2波形圖Q

【例6-3】圖6-12為邊沿D觸發器構成的電路圖，設觸發器的初始狀態 Q1Q0=00，試確定Q0及Q1在時鐘脈沖作用下的波形（參考圖6-13）。最后用QuartusII的時序仿真器驗證。圖6-12例6-3電路圖6-13例6-3波形圖解：由于兩個D觸發器的輸入信號分別為另一個D觸發器的輸出，因此在確定它們的輸出端波形時，應分段交替畫出Q0及Q1的波形（圖6-13）。第1個CP脈沖到來時，初始狀態Q0Q1=00，D0=1，D1=0，因此Q0=1，Q1=0；第2個CP脈沖到來時，現態Q0Q1=10，D0=1，D1=1，因此Q0=1，Q1=1；第3個CP脈沖到來時，現態Q0Q1=11，D0=0，D1=1，因此Q0=0，Q1=1；第4個CP脈沖到來時，現態Q0Q1=01，D0=0，D1=0，因此Q0=0，Q1=0。D0=Q1n

，D1

＝Q0n

，50練習：邏輯電路和輸入信號如圖所示，畫出觸發器Q端的波形。觸發器的初態均為0。DCPC11DRQQCPDQ51例、

D觸發器應用舉例--四路優先判決電路發光二極管Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS17574175：四D型觸發器,互補輸出,共直接清除52Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS175000011111四個發光二極管均不亮!等待有人啟動按鈕賽前先清零53Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS17510012號選手搶答成功

時鐘的頻率越高，區分選手按鍵先后的分辨率就越高。這時其它按鈕被按下也沒反應。6.4主從觸發器

6.4.1主從RS觸發器

主從RS觸發器就是用兩個同步RS觸發器連接而成的。

為了克服同步觸發器存在的空翻（CP=1）問題，可以采用主從結構。

其中時鐘信號CP，通過一個反相器使其互補控制主、從觸發器。工作原理：

CP=1時，主觸發器工作，從觸發器由于CP=0被封死，觸發器狀態不變;

CP=0時，主觸發器被封死，觸發器狀態保持。

CP由1變0時，從觸發器被打開，主觸發器狀態傳給從觸發器，觸發器狀態翻轉。工作特點：F主、F從輪流工作。CPSRQnQn+1×××0000101001011111×01010101Qn0111001*1*綜合上述分析，主從觸發器一個CP只能翻轉一次。主從RS觸發器的特性表*CP回到低電平后輸出狀態不定！下降沿翻轉a.主從RS觸發器的邏輯符號:Q1RQ1SC1CPQQQQ1R1SC1CP1122RSR、S不相等時QQ1R1SC1RSCP

主從RS觸發器只在時鐘跳變沿翻轉，即一個時鐘脈沖只翻轉一次，所以克服了空翻問題。

與同步RS觸發器一樣仍存在約束條件問題。

為了克服約束條件問題，又引出了主從JK觸發器。關于主從JK觸發器，稍后再介紹。b.動作特點：

但由于其主觸發器和從觸發器仍是同步RS觸發器，在CP=1期間，Q’和Q’的狀態仍隨R、S的變化而改變。故它還不屬真正的邊沿觸發器。QCPSRQ例.

在主從RS觸發器的電路中,若CP、S和R的電壓波形如圖所示，試畫出Q和Q端的電壓波形。設Q的初始狀態為0。RS觸發器的電路結構演變過程由兩個與非門構成基本R－S觸發器由四個與非門構成同步R－S觸發器由九個與非門構成主從R－S觸發器公共結構讓其接受時鐘控制克服空翻6.4.2主從JK觸發器

為了克服主從RS觸發器的約束條件問題，只需將其輸出端Q和Q分別與其輸入端R和S連接，并另引入兩個輸入端，分別叫J和K用以與RS觸發器區別。這樣就構成了主從JK觸發器。R1

＝KQn.S1

＝JQn.R1=S1=0，Q保持；QQF主F從主從JK觸發器的工作原理:(1)J＝K=0(2)J=K=1R1

＝KQn.S1

＝JQn.QQRSCCPQQQQRSCCP1122JKR1=Qn

，S1

＝Qn

，Q翻轉：Qn+1＝Qn

，(3)J=0，K=11010F主F從R1=QnKS1=QnJ假設Qn=1=1=01010001結論：Qn+1=J＝0!Qn+1=J＝0，在CP從1變為0后出現。

稱為“下降沿翻轉”1QQRSCCPQQQQRSCCP1122JK(3)J=0，K=1，1010F主F從R1=QnKS1=QnJ并假設Qn=0=0=0000101結論：Qn+1=J＝0!QQRSCCPQQQQRSCCP1122JK010

同理可以證明：無論Qn是什么狀態，只要J＝1且K＝0，則Qn+1=J=1！證明過程略去。階段性小結：0110JKQn

Qn+1

結論：無論Qn是什么值，J=0，K=1時，Qn+1服從于J

！066結論：CP=1時，F主狀態由J、K決定，F從狀態不變。CP下降沿()觸發器翻轉（F從狀態與F主狀態一致）。CP=0時，主觸發器被封死，觸發器狀態保持不變。工作特點：F主、F從輪流工作。QQRSCCPQQQQRSCCP1122JKa.功能表：00Qn11Qn01

0

10

1

JKQn+1

b.特性方程：c.邏輯符號:主從JK觸發器J、K不同，服從J保持計數QQ1K1JC1SDRDKJCPQQ1K1JC1SDRDKJCP上升沿翻轉集成的主從

JK

觸發器簡介:與門輸入JK主從觸發器7472(帶預置和清除端)J=J1J2J3,K=K1K2K3雙JK觸發器7476(帶預置和清除端)雙JK觸發器7478(帶預置端、共清除端、共時鐘端)雙JK主從觸發器74107(帶清除端)雙JK主從觸發器74111(帶數據鎖定)例1：畫出主從JK觸發器輸出端波形圖。JKQn+1

00Qn11Qn01

010

1CPJKQQQKJCSDRD注意：這里J、K在CP=1期間沒有變化。例2：討論Q1、Q2

的輸出波形CP假設初始狀態Qn=0Q1Q2看懂邏輯符號；熟練使用功能表。JKCPQ1JKCPQ271練習：畫出下圖所示各電路中輸出端的波形圖（初始狀態為0）：CP123456ACP123456ABQ1JQ2輸出沒有回送到輸入端，不妨也稱其為“開環”。Q1JKACPJKQ2CPAB=1例4：畫出下圖所示電路中各輸出端的波形圖：CP123456AJ1K1Q1ACPJ2K2Q2=1初始狀態為00J1Q2Q1J2輸出已經回送到輸入端，那么就稱其為“閉環”。三、主從觸發器的動作特點CP下降沿到來時，F主的輸出傳遞到F從，翻轉完成。CPCP=1期間，主觸發器接收輸入端的信號主從觸發器有兩種結構：（1）Q和Q沒有反饋到輸入端，如主從RS觸發器，及其由它派生出的各種觸發器，其主觸發器仍存在空翻問題。（2)Q和Q反饋到輸入端，如主從JK觸發器，及其由它派生出的D、T觸發器等，存在一次變化問題。現象如下:CPD如：由主從JK觸發器派生的D觸發器：設Qn=0存在“一次變化”問題。Q實際為什么當cp下降沿到來時，Q（從觸發器的狀態）不按此刻輸入信號的狀態變化呢？一次變化問題QQQQRSC22cdabCPCPDQ,Q,F從F主解釋如下:CPDQ,110101001011設Qn=0保持跟隨D端初始狀態00Q實際110保持保持注意圖中反饋線已將b門封死。QQQQRSC22cdabCPCPDQ,Q,F從F主歸納

產生上述輸出結果的根本原因是：

主觸發器是一個同步RS觸發器，且有一對互補的交叉反饋信號加在輸入端，在cp=1期間當輸入信號變化時，其狀態能且只能改變一次；

于是導致主觸發器在CP=1期間，可能記憶一個錯誤的狀態，等到CP下降沿到來時，Q狀態跟隨Q’的錯誤狀態翻轉。QQQQRSC22cdabCPCPDQ,Q,F從F主

只有在CP=1的全部時間里輸入始終保持不變的條件下，用CP下降沿到來時的輸入狀態決定觸發器的次態才肯定是對的。否則，必須考慮CP=1期間輸入端狀態的全部變化過程，才能確定CP下降沿到來時觸發器的次態。結論

因此，在CP＝1期間，一般不允許J、K發生變化，于是設法通過改變電路結構而取消這一限制。在使用主從結構觸發器時必須注意：

主從J－K觸發器小結1.熟練掌握JK觸發器邏輯符號的全部含義。2.熟練掌握并正確運用JK觸發器的功能表、特性方程。QQKJCSDRDQQKJCSDRD3.主從JK觸發器沒有空翻、約束條件問題，但存在“一次變化”問題。例.

在主從JK觸發器電路中,已知CP、J、K的電壓波形如圖所示，試畫出與之對應的輸出電壓波形。設觸發器初態為0。第一個CP高電平期間輸入始終為J=1，K=0。第二個CP高電平期間K端狀態發生過變化,因而不能簡單地以CP下降沿到達時J、K的狀態來決定觸發器的次態。JKQCP1234CP下降沿到來之前，J=0，K=1，主觸發器被置0，所以雖然CP下降沿來時，J=K=0，從觸發器仍按主觸發器的狀態被置0。第三個CP下降沿來時，J=0，K=1，按功能表應有Qn+1=0；所以CP下降沿到達后，從觸發器按主觸發器的狀態被置1。0101111100保持但CP高電平期間出現J=K=1，且觸發器狀態為0，故CP下降沿到來之前主觸發器被置1。Qn=0時，主觸發器只能接受置1信號，Qn=1時，主觸發器只能接受置0信號。其結果是在CP=1期間，主觸發器只有可能翻轉一次，一旦翻轉了就不會翻回原來的狀態。即一次變化現象。QQRSCCPQQQQRSCCP1122JKF主F從邏輯符號：CPJKQnQn+1×××

0000101001011111×01010101Qn011100101J1KC1QJCPK＞Qn10Qn特性表6.4.3邊沿觸發型JK觸發器

JK觸發器的特性方程：Qn+1=JQn+KQnQnJK000111100100011011Qn+1JK觸發器的狀態轉換圖:QJK0110、1101、110XX0邊沿觸發型JK觸發器

邊沿觸發型JK觸發器

邊沿觸發型JK觸發器

856.5

觸發器的邏輯功能分類及相互間的轉換一、分類1.RS觸發器：在CP脈沖操作下，根據R、S情況的不同，凡是具有置0、置1和保持功能的電路，都叫RS觸發器。2.D觸發器：在CP操作下，根據D的不同，凡是具有置1、置0功能的電路，都稱為D觸發器。3.JK觸發器：在CP操作下，根據J、K的不同，凡是具有置1、置0、翻轉、保持功能的電路，都稱為JK觸發器。86觸發器的邏輯功能分類4.T觸發器：在CP操作下，根據T的不同，凡是具有保持和翻轉功能的電路，都稱為T觸發器。T觸發器特性表：TQnQn+100110101011001T=0T=0Qn+1=QnQn+1=QnT觸發器狀態轉換圖:T=1T=1邏輯符號:T觸發器的特性方程：C1QT1NCP87觸發器的邏輯功能分類5.T′觸發器：在CP操作下，只具有翻轉功能的電路稱為T′觸發器。T′觸發器特性表：T′觸發器的特性方程：6.5.1D觸發器向其它觸發器轉換

1．D觸發器轉換成JK觸發器仍為上升沿觸發翻轉特性方程對比法：由此可知：

◆

實現觸發器之間的相互轉換的關鍵

是設計一個轉換電路，然后求出該轉換電路輸出端的邏輯表達式，即需要轉換的觸發器的驅動方程。◆

轉換電路的輸入信號是轉換后觸發器的輸入信號和Q、Q

信號，而輸出信號則為需要轉換的觸發器

的輸入。

◆

轉換前后觸發方式不變。3.D觸發器轉換成T、T＇觸發器6.5.2JK觸發器轉換為D觸發器

特性方程對比法：JK轉換成D觸發器：JK：Qn+1=JQn+KQnD：Qn+1=D=D（Qn+Qn)=DQn+DQn，對比得到：K=D，J=D仍為下降沿觸發翻轉91

將JK觸發器轉換為T

觸發器T

CQJKSDRDQT觸發器狀態表T

Qn+1

01QnQn(保持功能)(計數功能)J

K

Qn+1

00Qn

010

101

11Qn

JK觸發器狀態表當J=K時，兩觸發器狀態相同仍為下降沿觸發翻轉92練習：JK觸發器轉換成T′觸發器CQKJ1CPJ=K=12023/2/493湘潭大學信息工程學院矩形脈沖波常作為時鐘信號。波形的好壞直接關系到電路能否正常工作。為了定量描述矩形脈沖波，通常采用如圖所示參數。

trtf0.1Vm0.5Vm0.9VmTWVmT脈沖波形參數6.6基于觸發器的濾波電路設計1.脈沖參數和信號頻率概念2023/2/494脈沖周期T——周期性重復的脈沖序列中，相鄰兩個脈沖間的時間間隔。脈沖頻率f——頻率f表示單位時間內脈沖重復的次數，脈沖幅度Vm——脈沖波形的電壓最大變化幅度。頻率與周期的關系是倒數關系：F=1/T2023/2/495湘潭大學信息工程學院

脈沖寬度Tw——從脈沖波形上升沿上升到0.5Vm起到下降沿下降到0.5Vm止的時間。上升時間tr——脈沖波形的上升沿從0.1Vm上升到0.9Vm所需時間。下降時間tf——脈沖波形的下降沿從0.9Vm下降到0.1Vm所需時間。占空比q——脈沖寬度Tw與脈沖周期T之比即

trtf0.1Vm0.5Vm0.9VmTWVmT脈沖波形參數2.去抖動電路設計3.時序仿真

時序仿真6.7延時電路的設計與測試

1.設計一個庫元件2.設計頂層電路

3.時序仿真

時序仿真6.8含觸發器的PLD結構6.8.1通用可編程邏輯器件GAL不可編程或陣列可編程與陣列I2I0I1O2O0O1可編程輸出邏輯宏單元（OLMC）

2.GAL16V8的電路結構及工作原理普通型GAL器件GAL16V8含有：

8個輸入緩沖器

8個輸出緩沖器

8個反饋／輸入緩沖器

8個輸出邏輯宏單元與門陣列(與門陣列由8×8個與門組成，共形成64個乘積項，每個與門有32個輸入端)

GAL16V8的邏輯電路圖如下頁所示：OLMCOLMCOLMCOLMC…………123456789191817161514131211GAL16V8邏輯圖OLMC邏輯結構圖CKOE來自與陣列PTMUX011110010010-11-0-10-001MUXFMMUUXXOSTQQDG1CKOEG2AC0AC0AC1(n)AC1(m)I/O(n)AC1(n)Vcc來自鄰級輸出（m）反饋XOR(n)幻燈片11幻燈片8SYN：同步控制字1位，八個輸出邏輯宏單元共用；AC0：結構控制字1位，八個輸出邏輯宏單元共用；AC1(n)：結構控制字8位，每個輸出邏輯宏單元一個；XOR(n)：極性控制字8位，每個輸出邏輯宏單元一個；PT：乘積項禁止控制字64位，每個與門一個。GAL16V8的結構控制字

PT(乘積項)禁止位32位XOR(n)4位AC01位結構控制AC1(n)8位SYN1位XOR(n)4位PT(乘積項)禁止位32位PT63PT31PT32PT082位121314151617181912······19結構控制字及其功能：（1）同步位SYN

確定GAL器件的輸出模式：當SYN=0

時，器件具有寄存器型輸出能力；當SYN=1

時，器件具有純組合型輸出能力。（2）結構控制位AC0

這一位對于8個OLMC是公共的，它與OLMC各自的AC1(n)配合，控制各個多路開關。（3）結構控制位AC1(n)

共有8位，每個OLMC(n)有單獨的AC1(n)。對GAL16V8來說，n為12~19。（4）極性控制位XOR(n)

用于控制輸出信號的極性。當XOR(n)=0時，輸出信號低有效；當XOR(n)=1時，輸出信號高有效。（5）乘積項禁止位PT

共64位，分別控制與門陣列中的64個乘積項，以便屏蔽某些不用的乘積項。高有效

01011腳為CK，11為OE低有效寄存器型輸出

0100高有效

01111腳為CK，11為OE，至少另有一個OLMC是寄存器型輸出低有效寄存器型組合輸出

0110高有效

11111腳和11為數據輸入，三態門的選通信號是第一乘積項低有效選通組合輸出

1110高有效

10011腳和11為數據輸入，三態門總是選通低有效專用組合輸出

10001腳和11為數據輸入，三態門禁止∕專用輸入模式

101∕備注輸出極性配置功能SYNAC0AC1(n)XOR(n)OLMC的配置控制幻燈片11幻燈片15幻燈片5

通用陣列邏輯（GAL）GAL的3種工作模式GAL器件寄存器模式復合模式簡單模式返回

OLMC中除了包含或門陣列和D觸發器之外，還有了4個多路選擇器（MUX），其中4選1TSMUX用來選擇輸出方式和輸出極性，2選1OMUX用來選擇輸出信號，4選1FMUX用來選擇反饋信號。

寄存器型輸出010功能AC1(n)AC0SYN低有效高有效01輸出極性XOR(n)此時，引腳1為CK，引腳11為OE來自與陣列CKCKOEOEI/O(n)XOR(n)來自鄰級輸出(m)NC反饋OLMC(n)DQQNC寄存器輸出結構

1．寄存器模式寄存器型組合輸出110功能AC1(n)AC0SYN低有效高有效01輸出極性XOR(n)此時，CK和OE無任何邏輯功能

注意：

AC0、AC1（n）決定這一級OLMC為組合輸出，此時GAL器件中至少有一個OLMC是寄存器輸出。來自與陣列CKCKOEOEI/O(n)來自鄰級輸出(m)NC反饋OLMC(n)XOR(n)寄存器模式組合輸出雙向口結構

選通組合輸出111功能AC1(n)AC0SYN低有效高有效01輸出極性XOR(n)引腳13~18可配制此結構來自與陣列CKCKOEOEI/O(n)來自鄰級輸出(m)NCNCNCNCNC反饋OLMC(n)XOR(n)引腳1和11為數據輸入端，選通信號為第一乘積項幻燈片15幻燈片5組合輸出雙向口結構2．復合模式復合模式專用輸入模式101功能AC1(m)AC0SYN引腳1和11為數據輸入端，三態門禁止CKCKOEOEI/O(n)來自鄰級輸出(m)NCNCNCNC反饋OLMC(n)NC反饋輸入結構3．簡單模式簡單模式

現在應用最廣泛的可編程邏輯器件PLD主要是復雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）現場可編程門陣列FPGA（FieldProgrammableGateArray）可擦除可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）。6.8.2復雜可編程邏輯器件

PAL只能一次編程，而GAL采用E2CMOS工藝可重復編程，編程次數達百次以上，甚至達上萬次，因而GAL比PAL獲得更加廣泛的應用。GAL器件的主要缺點是密度還不夠大，引腳也不夠多，在進行大系統設計時采用EPLD、CPLD或FPGA效果更好。

目前主要的半導體器件公司(如Xilinx、Altera、Lattice和AMD等公司)在各自的高密度PLD產品中都有著自己的特點，但總體結構大致相同。大多數EPLD和CPLD器件中至少包含了三種結構：可編程邏輯宏單元，可編程I/O單元和可編程內部連線。

Altera公司的MAX7000系列器件其基本結構包括:邏輯陣列塊（LAB）邏輯宏單元擴展乘積項（共享和并聯）可編程連線陣列（PIA）I/O控制塊MAX7000器件基本結構1.邏輯陣列塊（LAB）每個LAB由16個宏單元陣列組成，多個LAB通過可編程連線陣列（PIA）和全局總線連接在一起，全局總線由所有的專用輸入、I/O引腳和宏單元饋入信號。每個LAB包括以下輸入信號：①來自PIA的36個通用邏輯輸入信號；②用于輔助寄存器功能的全局控制信號；③從I/O引腳到寄存器的直接輸入信號。2.邏輯宏單元器件的宏單元可以單獨配置成時序邏輯或者組合邏輯工作方式，EPLD的宏單元同I/O引腳做在一起，稱為輸出邏輯宏單元，一般CPLD的宏單元在內部，稱為內部邏輯宏單元。EPLD與CPLD除了高密度以外，許多優點都體現在邏輯宏單元上。每個宏單元由三個功能塊組成：邏輯與陣列乘積項選擇矩陣可編程寄存器MAX7000系列的宏單元36個來自PIA的信號16個擴展乘積項······乘積項選擇矩陣······共享擴展項清除選擇全局清除全局時鐘VCC時鐘/使能選擇CLRNENAPRND/TQ去I/O控制塊去PIA2來自I/O引腳快速輸入選擇可編程寄存器寄存器旁路邏輯陣列并聯擴展項（來自其它宏單元）6.8.2復雜可編程邏輯器件

邏輯與陣列用來實現組合邏輯，它為每個宏單元提供五個乘積項。

乘積項選擇矩陣把這些乘積項分配到或門和異或門來作為基本邏輯輸入，以實現組合邏輯功能，或者把這些乘積項作為宏單元的輔助輸入來實現寄存器清除、預置、時鐘和時鐘使能等控制功能。

兩種擴展乘積項可用來補充宏單元的邏輯資源：①共享