本章主題MOSFET結構及工作原理（補充）CMOS基本邏輯單元靜態邏輯和動態CMOS電路BiCMOS邏輯集成電路MOS存儲器2/2/2023CMOS靜態邏輯電路靜態邏輯門的特點（互補類型）與非門特性組合邏輯電路的設計類NMOS電路2/2/2023靜態邏輯門的特點一定實現帶“非”的功能Y=F(x1,x2,…,xn)規律NMOS：串與并或-下拉網絡PMOS：串或并與-上拉網絡每個輸入同時接一個NMOS和PMOS， N輸入邏輯門需要2N個管子保持了無比電路的優點噪聲容限比反相器小PullupnetPulldownnet2/2/2023ABA+BABA?BNMOS串與并或2/2/2023ABABABA＋BPMOS串或并與2/2/2023ABA?BABABF001011101110AB例：CMOS與非門A?B=A+B[!(A?B)=!A+!Bor!(A&B)=!A|!B]2/2/2023A+B=A?B[!(A+B)=!A?!Bor!(A|B)=!A&!B]例：CMOS或非門A+BABABF001010100110ABAB2/2/2023Example:Y=A(B+C)+D2/2/2023課堂練習F=not（AB+C（D+E））2/2/2023靜態邏輯門電路串聯方式工作，相當于溝道長度增加并聯方式工作，相當于溝道寬度增加存在襯底偏置效應2/2/2023回顧模型2估算中結論上升時間下降時間以等效反相器的方法來分析電路下面以與非門為例2/2/2023與非門特性電路和版圖（82頁圖4-20、138頁圖5-40）電壓傳輸特性等效于反相器的分析假設NMOS管參數相同；PMOS管參數相同由于nMOS管串聯，所以Ineff=IDn1=IDn2=>kneff=kn/2=>kn/N由于pMOS管并聯，所以Ipeff=IDp1+IDp2=>kpeff=2kp=>Nkpβoeff=N2βo噪聲容限（圖4-21b）低電平噪聲容限：僅有一端輸入，其余接高電平（最壞情況）高電平噪聲容限：作為輸入端（同步變化）例題：若有一CMOS與非門有n個輸入端，αn=αp=0.2，βo=1分別求n=4或n=9時的中值電壓VT？當n個輸入端中n-1個固定在高電平時分別求n=4或n=9時的中值電壓VT？若要求此與非門有對稱的噪聲容限，求βo？轉換電平向VDD移動2/2/2023n輸入與非門的直流電壓傳輸特性K導電因子oCMOS比例因子歸一電平噪聲容限小于VDD/2噪聲容限小于VDD/22/2/2023四輸入與非門的設計工作電壓5V，VTN=-VTP=1V，采用特征尺寸為0.6微米的工藝。求設計中PMOS、NMOS的溝道寬度？2/2/2023MOS管在線性區域的電阻值很小，而在飽和時的電阻值很大2/2/2023與非門的開關特性采用等效反相器分析電路將（4-19、20）式中的k因子用有效k因子代替討論在輸入端增加時，pMOS有效增益因子會大于nMOS有效增益因子欲使上升時間和下降時間相等，在假設電子遷移率為空穴遷移率的兩倍時，必須增大MOS管的寬長。例題：設計一個二輸入CMOS與非門，要求在驅動1PF外部負載電容情況下，工作頻率不大于1000MHZ，采用0.6微米CMOS工藝。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假設上升沿時間=下降沿時間，由它們與最大工作頻率的關系式得到此時間值（2）考慮最壞情況下只有一個PMOS管充電，忽略寄生電容。（3）采用（4-19、20）計算上升、下降時間常數，由此時間常數的計算公式代入合適的有效遷移率的值得到PMOS的寬：14.28微米；而NMOS的寬：13.8微米總結：在要求全對稱噪聲容限和要求上升沿、下降沿時間相等的對稱性，得到的設計結果不同。可根據電路的要求來選擇設計的途徑2/2/2023或非門（NOR）分析有效k因子最壞情況分析設計一個二輸入CMOS或非門，要求在驅動1PF外部負載電容情況下，工作頻率不大于1000MHZ，采用0.6微米CMOS工藝。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假設上升沿時間=下降沿時間，由它們與最大工作頻率的關系式得到此時間值（2）考慮最壞情況下只有一個NMOS管放電，忽略寄生電容。（3）采用（4-19、20）計算上升、下降時間常數，由此時間常數的計算公式代入合適的有效遷移率的值得到PMOS的寬：28.56微米；而NMOS的寬：6.9微米2/2/2023組合邏輯電路的設計“與或非”門設計F=A(B+C)+D邏輯電路，要求驅動1PF電容，上升、下降沿時間為10ns，工作電壓：5伏，采用1.5微米工藝，氧化層厚度：30納米，VTn=0.8伏、VTp=-0.9伏，電子遷移率為400cm2/VS、空穴遷移率為180cm2/VS。設計題，如何完成邏輯電路的版圖采用等效反相器分析電路由（4-19、20）求出上升、下降時間常數分析最壞情況、注意對稱性，得到每個管子的k因子要求面積最小，所以管子的長就是工藝的特征尺寸求得每個管子的寬度2/2/2023復雜數字電路設計實例課堂討論：Y=not（A（B+C）+DE）2/2/2023實現不帶“非”的功能考慮加一級非門，至少用兩級門Y=ABC=ABC=A+B+C加在輸入級：將外界輸入信號轉為合適的CMOS電平，起緩沖作用加在輸出級：有利于提高驅動性設計一電路Y=ABCDEFGH方案一：Y=ABCDEFGH；缺點：扇入太大方案二：Y=ABCD+EFGH方案三：Y=AB+CD·EF+GH總結：在邏輯設計中并不是邏輯門數越少，性能越好，要考慮個邏輯門的性能。扇入太大，性能不好。2/2/2023帶緩沖級的CMOS門電路在輸出端或者輸入端附加倒相器作為緩沖器在輸出端和輸入端同時都加倒相器作為緩沖器2/2/2023鏡像電路基于串-并聯邏輯門速度快具有較為一致的版圖例如XOR異或門電路設計XNOR異或非門電路設計由真值表出發輸出為零意味著一個NMOS鏈導通接地；輸出為1意味著一組PMOS從電源得到電流邏輯電路2/2/2023類NMOS電路（88頁）類NMOS電路結構NMOS邏輯塊+一個PMOS負載管類PMOS電路結構PMOS邏輯塊+一個NMOS負載管類NMOS電路性能直流特性PMOS：當Vout＞-VTp，工作在線性區 當Vout≤-VTp，工作在飽和區NMOS：當Vin≤VTn，工作在截止區 當0＜Vin-VTn≤Vout，工作在飽和區當Vout＜Vin-VTn≤VDD，工作在線性區類NMOS電路特點優點：節省面積、提高集成度、提高散入系數缺點：靜態功耗增大、電性能變差2/2/2023類NMOS電路（有比電路）有比電路的種類目的：降低互補CMOS中晶體管邏輯的晶體管的數目輸出電壓為PDN和負載的分壓比，有比需要設計合適的電阻（MOSFET尺寸）比2/2/2023類NMOS電路單個負載管代替了PUN網絡，在大扇入負載門電路中有吸引力一個有N個輸入的門只需N＋1個晶體管，可使面積減小，寄生電容減少。由于每個輸入只接一個晶體管，這對前級門來說負載很小。但是代價是靜態功耗。類NMOS門在對速度要求高，或大部分輸出都為高的電路中很有用。2/2/2023類NMOS電路（偽NMOS電路）和互補CMOS類似減少了晶體管數目，減少了面積和負載，但存在靜態功耗！！！輸出低電平輸出高電平2/2/2023例題考慮一個CMOS工藝，VDD=5V，VTn=0.7V，VTp=-0.8V，k’n=150μA/V2，及k’p=68μA/V2。一個準nMOS反相器的尺寸為NMOS：W/L=4；PMOS：W/L=6NMOS：W/L=8；PMOS：W/L=2分別求出這個反相器的輸出電壓？VOH=VDD=5VVOL=1.75VVOL=0.24V?2/2/2023自適應負載的類NMOS電路等待時大pMOSM1不通，省功耗工作時大pMOSM1導通，提速度2/2/2023差分CMOS邏輯電路DifferentialCascodeVoltageSwitchLogic(DCVSL)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2PDN1和PDN2是實現互補的邏輯，它們交替工作，實現所需的邏輯功能及其反相值。沒有靜態直流功耗2/2/2023等效負載電阻上升、下降時間非對稱存在靜態功耗2/2/2023設計時的注意點：類NMOS電路為了減少靜態功耗，流過負載管的電流IL應當低為了得到合理的NML，VOL＝ILRPDN應當低為了減小IL應當高為了減小RPDN應當低驅動管和負載管的比例要求1、2、3有矛盾，即越快的門意味著越大的靜態功耗和越小的噪聲容限。2/2/2023類NMOS電路設計設計一類NMOS電路，要求其轉折電壓在工作電壓的二分之一處。VDD=5V；VTn=-VTp=1V；2/2/2023三態電路反相的三態電路增加三態器件非反相的三態電路在前者電路的輸入端增加一個通常的靜態反相器DatafEnDatafEn2/2/2023思考題采用靜態邏輯門如何實現異或\同或邏輯？全加器多路復用器multiplexer要求速度高、面積小、扇入系數小組合邏輯電路2/2/2023全加器設計一位加法器電路半加器：全加器：多位加法器曼徹斯特進位鏈2/2/2023作業有一個用相同NFET的NAND3門，管子的寬長比為4：1。K‘n=120uA/V2，