第5章時序邏輯電路5.1時序邏輯電路概述時序邏輯電路的特點:電路在任何時候的輸出穩定值,不僅與該時刻的輸入信號有關,而且與該時刻以前的電路狀態有關;電路結構具有反饋回路.1.時序邏輯電路的基本概念具有記憶功能存儲電路2.時序邏輯電路的結構模型XZQW組合電路存儲電路外部輸入信號外部輸出信號驅動信號狀態信號3.時序邏輯電路的描述方法（1）邏輯方程輸出方程:Z(tn)=F[X(tn),Q(tn)]

驅動方程:W(tn)=G[X(tn),Q(tn)]

狀態方程:Q(tn+1)=H[W(tn),Q(tn)]

說明任何時刻的輸出不僅和該時刻的外部輸入信號有關，而且和該時刻的電路狀態及以前的輸入信號有關。（2）狀態表輸入原狀態新狀態輸出

XQnQn+1Z輸入原狀態QnQn+1/ZX新狀態/輸出QnQn+1X/Z原狀態新狀態輸入/輸出（3）狀態圖（4）時序圖(定時波形圖)ResetSetQ1.RS鎖存器的電路結構及邏輯符號≥1≥1SDRDQQSRQQSRQQ或SD:置位端(置1端);RD:復位端(置0端);兩個輸入端(激勵端):定義:Q=0,Q=1為0狀態;Q=1,Q=0為1狀態.5.2.1普通鎖存器(2)邏輯功能分析設:電路的原狀態表示為Qn,新狀態表示為Qn+1.①SD=0;RD=1(置0信號RD有效):≥1≥1

01QQ0110結論:Qn+1=0②SD=1;RD=0(置1信號SD有效):≥1≥110QQ1001結論:Qn+1=1③SD=0;RD=0(無激勵信號),有下列兩種情況:≥1≥1

00QQ0110≥1≥1

00QQ0101結論:Qn+1=Qn0110④SD=1;RD=1(置0、置1同時信號有效):≥1≥111QQ0000作用時≥1≥1

00QQ0110≥1≥1

00QQ0101激勵信號同時消失后一般情況下，SD=RD=1應禁止使用。RS鎖存器的約束條件：SDRD=0

。由與非門構成的RS鎖存器：&&SDRDQQSRQQSRQQ或(3)RS鎖存器的功能描述SDRDQnQn+1000000110100011010011011110×111×}保持}置0}置1}禁止①特性表②特性方程Qn+1=SD+RDQnSDRD=0③狀態圖SD=1RD=0SD=0RD=1SD=×RD=0SD=0RD=×01SDRDQnQn+1000000110100011010011011110×111×RS鎖存器工作波形圖（初態假設為0）SDRDQnQn+1000000110100011010011011110×111××Q0000000000011111SDRD5.2.2門控RS鎖存器在RS鎖存器的基礎上,加控制信號,使鎖存器狀態轉換的時間,受控制信號的控制.≥1≥1&&RDSDRSCQQ1SC11RQQRD=R·CSD=S·C當C=1時:門控RS鎖存器功能和RS鎖存器完全相同;當C=0時:RD=SD=0,鎖存器狀態保持不變.門控RS鎖存器特性方程:Qn+1=S+RQnSR=0{C=1時成立工作波形圖CSRQ2.門控D鎖存器能將呈現在激勵輸入端的單路數據D存入交叉耦合結構的鎖存器單元中.D鎖存器原理圖:&&&RDSDDCQQ&1電路功能分析:當C=0時,RD=SD=1,

電路處于保持狀態;(2)當C=1時,RD=D,SD=D

電路的新狀態為D.D鎖存器特性表:DQnQn+100001001111D鎖存器特性方程:Qn+1=DD=1D=0D=0D=101狀態圖1DC1QQ邏輯符號D鎖存器工作波形圖:(假設初態為0)DCQ鎖存Q跟隨D鎖存Q跟隨D鎖存5.3觸發器

利用一個稱為“時鐘”的特殊定時控制信號去限制存儲單元狀態的改變時間,具有這種特點的存儲單元電路稱為觸發器.5.3.1主從觸發器1.主從RS觸發器（1）主從RS觸發器的電路結構1SC11RQQ1SC11RQQ11QQSRCLK主鎖存器從鎖存器F1F2QmQm（2）主從RS觸發器的工作原理1）在CLK=0時,主鎖存器F1的控制門打開,處于工作狀態,主鎖存器按S、R的值改變中間狀態Qm;從鎖存器F2的控制門關閉,處于保持狀態;2)在CLK=1時,主鎖存器F1的控制門關閉,進入保持狀態;

從鎖存器F2的控制門打開,處于工作狀態,電路根據

Qm的狀態改變輸出狀態;1SC11RQQ1SC11RQQ11QQSRCLK主鎖存器從鎖存器F1F2QmQm主從RS觸發器的電路特點：1）CLK脈沖不論在低電平或高電平期間,電路的輸出狀態最多只改變一次;(常把控制信號有效期間,輸出狀態發生多次變化的現象稱為空翻)2)將主從RS觸發器用于時序電路中,不會因不穩定而產生振蕩.主從RS觸發器的電路符號：1SC11RQQ“”稱為延遲符號,表示該觸發器在CP=0時接收R、S的數據,而在CP的上升沿時,輸出改變狀態主從RS觸發器的特性表和特性方程和RS鎖存器基本相同,只是在列特性表時,要加上CP脈沖標志.SDRDQnQn+1000000110100011010011011110×111××××QnCLK×（3）主從RS觸發器的邏輯功能描述1）主從RS觸發器的特性表2）主從RS觸發器的特性方程Qn+1=S+RQnSR=0{3）主從RS觸發器定時波形CLKSRQ2.主從D觸發器1DC1QQ1DC1QQ11QQDCLK主鎖存器從鎖存器F1F2QmQm1DC1QQ工作原理:(1)當CLK=0時,主鎖存器被選通,Qm=D,從鎖存器保持原態;(2)當CLK=1時,主鎖存器保持原態,從鎖存器被選通,Q=Qm;特性方程:Qn+1=D定時波形圖CLKDQ3.主從JK觸發器為去除主從RS觸發器的約束條件:RS=0,設計出主從JK觸發器.（1）主從JK觸發器的一種結構和邏輯符號1JC11KQQ1DC1QQ&≥1&11KJCLKKQnJQn（2）主從JK觸發器的特點1DC1QQ&≥1&11KJCLKKQnJQn1)電路以D觸發器為核心,故不存在約束條件;2)D=JQn+KQn,所以,Qn+1=D=JQn+KQn3)由電路可見,CLK是經一個非門送入D觸發器,所以這種結構的JK觸發器為CLK下降沿到達時改變狀態.(3)根據特性方程Qn+1=

JQn+KQn,容易求得特性表:CLKJKQnQn+1CLKJKQnQn+1××××

Qn

10010000101100111101010011100110保持置“0”置“1”翻轉}}}}(4)狀態圖J=1K=xJ=xK=1J=xK=001J=0K=x(5)帶異步清零、置1端并具有多驅動輸入的JK觸發器。J=J1·J2K=K1·K2SD

：異步置1端；RD：異步清零端。1JC11KQQ&&SRSDRDJ1J2K1K2CLK(6)主從JK觸發器定時波形Q×異步置0置1保持置0翻轉翻轉保持

JKCLKRD主從觸發器抗干擾能力不強CLKSRQmQ干擾1SC11RQQ4.主從觸發器的缺陷上升沿翻轉的主從RS觸發器5.3.2邊沿觸發器邊沿觸發器的特點:

在時鐘為穩定的0或1期間,輸入信號都不能進入觸發器,觸發器的新狀態僅決定于時鐘脈沖有效邊沿到達前一瞬間以及到達后極短一段時間內的輸入信號.邊沿觸發器具有較好的抗干擾性能.1.維持阻塞D觸發器(1)電路結構與邏輯符號&&&&&&CLKDRDRDRDSDSDQQ1DC1QQSRSDRDDCLK(3)維持阻塞D觸發器特性表和工作波形圖CPSDRDDQnQn+1×01××1×10××0↑11000↑11010↑11101↑11111↑表示上升沿觸發.QCPRDD當SD=1時波形圖:存儲電路分類：功能：RS、D、JK結構：1）鎖存器：鎖存、門控鎖存、

2）觸發器：主從、邊沿5.4觸發器使用中的幾個問題5.4.1觸發器邏輯功能的轉換觸發器邏輯功能轉換示意圖:轉換電路

已有觸發器ABXYQQCLK將已有觸發器轉換為所需觸發器的功能,實際上是求轉換電路,即求轉換電路的函數表達式:X=f1(A,B,Qn)Y=f2(A,B,Qn)1.代數法

通過比較已有觸發器和待求觸發器的特性方程,求轉換電路的函數表達式.例:把JK觸發器轉換為D觸發器.解:已有JK觸發器的特性方程為:Qn+1=JQn+KQn待求D觸發器的特性方程為:Qn+1=D將D觸發器的特性方程轉換為:Qn+1=D=D(Qn+Qn)=DQn+DQn比較JK觸發器的特性方程,可得:J=DK=D1JC11KQQ1CLKD例:將JK觸發器轉換為T觸發器.TQnQn+100001101110T觸發器特性表1TC1QQTCLK邏輯符號T觸發器的特性歸納為:

T=0保持

T=1翻轉T觸發器的特性方程:Qn+1=TQn+TQn將上式和JK觸發器特性方程Qn+1=JQn+KQn比較,可得

J=K=T1JC11KQQCLKT注意：在這個電路中，由于采用的是下降邊沿JK觸發器，所以得到的T觸發器也是下降邊沿的。2.圖表法例:把RS觸發器轉換為JK觸發器.①首先列出JK觸發器的特性表;JKQnQn+100000011010001101001101111011110②根據RS觸發器的特性,列出當滿足JK觸發器特性時

S、R端應加的信號;SR0××00×0110×01001③寫出下列兩個表達式:S=f1（J，K，Qn）

R=f2（J，K，Qn）KQnJ00011110010×001×01KQnJ0001111001S=JQn×01×0010R=KQn轉換電路圖例：試用D觸發器和四選一MUX構成一個多功能觸發器，其功能如下表所示。表中L、T為控制變量，N為數據輸入變量。1SC11RQQ&&JKQQCLKS=JQnR=KQnLTNQn+100×Qn01×Qn10NN11NN解：①列表；②設L、T為MUX的地址變量，求MUX的數據端輸入信號；③畫邏輯圖。1DC1QQCLK012301}G03NLTNLTNQn+100×Qn01×Qn10NN11NNDQnQnNNLTN0001111001QnQnQnQn1001D0=QnD1=QnD3=ND2=N5.6時序邏輯電路的分析與設計時序邏輯電路的分析方法分析目的:所謂分析，就是由給定電路，來找出電路的功能。對時序邏輯電路而言，本質上是求電路在不同的外部輸入和當前狀態條件下的輸出情況和狀態轉換規律.

同步時序邏輯電路和異步時序邏輯電路有不同的分析方法。5.6.1同步時序邏輯電路的分析

由于在同步時序電路中，各觸發器的動作變化是在CLK脈沖作用下同時發生的，因此，在同步電路的分析中,只要知道了在當前狀態下各觸發器的輸入（即驅動信號）,就能根據觸發器的特性方程,求得電路的下一個狀態,最終找到電路的狀態轉換規律。(3)根據狀態方程和輸出方程,列出狀態表;(4)根據狀態表畫出狀態圖或時序圖;(5)由狀態表或狀態圖(或時序圖)說明電路的邏輯功能.分析步驟:列出時序電路的輸出方程和驅動方程(即該時序電路中組合電路部分的邏輯函數表達式);(2)將上一步所得的驅動方程代入觸發器的特性方程,導出電路的狀態方程;例:分析下列時序電路.=1=1&≥1QQ1J1KC1CPABZ(1)寫出輸出方程和驅動方程.Z=A⊕B⊕QnJ=AB,K=A+B(2)寫出狀態方程.Qn+1=JQn+KQn=ABQn+(A+B)Qn=ABQn+AQn+BQn(3)列出狀態表.ABQnQn+1Z00000101001100101110111(4)列狀態圖.0111/000/100/001/110/101/010/011/1QAB/ZZ=A⊕B⊕QnQn+1=JQn+KQn=ABQn+(A+B)Qn=ABQn+AQn+BQn=1=1&≥1QQ1J1KC1CPABZABQnQn+1Z000000010101001011100001101101101011111(5)說明邏輯功能.

串行輸入串行輸出的時序全加器.A和B為兩個二進制加數,Qn為低位來的進位,Z表示相加的結果,Qn+1表示向高位的進位.例:分析下列時序電路的邏輯功能.1J1KC1QQF01J1KC1QQF1CP&1&&ZX輸出方程：Z=XQ0Q1nn驅動方程：J0=XQ1

，K0=XJ1=X，K1=X+Q0nn狀態方程：Q0=XQ1Q0+XQ0=X(Q0+Q1)Q1=XQ1+X+Q0Q1=X(Q0+Q1)n+1n+1nnnnnnnnnnJK觸發器的特性方程：Qn+1=JQn+KQn狀態表XQ1Q0Q1Q0Z000000001000010000011000100100101110110010111111nnn+1n+1狀態圖001001110/00/00/00/01/01/01/01/1Q1Q0X/Z功能:1111序列檢測器輸出方程：Z=XQ0Q1nn狀態方程：Q0=XQ1Q0+XQ0=X(Q0+Q1)Q1=XQ1+X+Q0Q1=X(Q0+Q1)n+1n+1nnnnnnnnnn5.6.3同步時序邏輯電路的設計1.同步時序邏輯電路的一般步驟(1)根據邏輯要求,建立原始狀態表或原始狀態圖;(2)利用狀態化簡技術,簡化原始狀態表,消去多余狀態;(3)狀態分配或狀態編碼,即將簡化后的狀態用二進制代碼表示;(4)選擇觸發器類型,并根據編碼后的狀態表求出驅動方程和輸出方程;(5)檢查自啟動性,若在所設計電路中存在無效狀態,則必須檢查電路能否自啟動,如果不能自啟動,則需修改設計;(6)畫出邏輯圖.例:試設計一個“111”序列檢測器.要求:當連續輸入三個或三個以上“1”時,輸出為“1”,否則輸出為“0”.X:0110111011110Z:0000001000110解:(1)建立原始狀態表S0:輸入0以后的狀態;(即未收到一個“1”以前的狀態)S1:輸入一個“1”以后的狀態;S2:連續輸入二個“1”以后的狀態;S3:連續輸入三個或三個以上“1”以后的狀態S0S0/0S1/0S1S0/0S2/0S2S0/0S3/1S3S0/0S3/101XSS0S1S3

S21/01/01/10/00/00/00/01/1X/Z原始狀態圖S0S1S3

S21/01/01/10/00/00/00/01/1X/Z狀態S2和S3在相同的輸入下有相同的輸出,而次態也相同,稱S2和S3兩個狀態等價.等價狀態僅需保留一個.這里,去除S3,保留S2,可得簡化狀態圖.(2)狀態化簡S0S1S21/01/01/10/00/00/0X/ZS0S1S21/01/01/10/00/00/0X/Z(3)狀態編碼3個狀態,需要2個觸發器,每個狀態用2位二進制編碼.00

01

101/01/01/10/00/00/0X/Z0000/001/00100/010/0111000/010/101XQ1Q0××/×××/×nnQ1Q0/Zn+1n+1S0S0/0S1/0S1S0/0S2/0S2S0/0S3/1S3S0/0S3/101XS