集成電路

版圖設(shè)計(jì)技術(shù)

第一章引言1.1、集成電路的發(fā)展與應(yīng)用1.2、集成電路的設(shè)計(jì)方法1.3、集成電路的設(shè)計(jì)流程1.4、集成電路的版圖設(shè)計(jì)1.1、集成電路的發(fā)展與應(yīng)用集成電路：IntegratedCircuit，縮寫(xiě)ICIC是通過(guò)一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無(wú)源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的一種器件。各種封裝好的集成電路集成電路芯片顯微照片集成電路芯片鍵合集成電路的發(fā)展摩爾定律兩個(gè)指標(biāo)：集成規(guī)模、特征尺寸集成電路的分類器件結(jié)構(gòu)類型：雙極型、MOS、BiMOS集成規(guī)模：SSI、MSI、LSI、VLSI、ULSI、GSI使用的基片材料：?jiǎn)纹?、混合集成電路功能：?shù)字、模擬、數(shù)?；旌蠎?yīng)用領(lǐng)域：標(biāo)準(zhǔn)通用集成電路和專用集成電路描述集成電路工藝技術(shù)水平的五個(gè)技術(shù)指標(biāo)

集成度（IntegrationLevel）

一個(gè)IC芯片所包含的元件(晶體管或門/數(shù))來(lái)衡量，（包括有源和無(wú)源元件）,是IC技術(shù)進(jìn)步的標(biāo)志。

為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)等措施。為節(jié)省芯片面積普遍采用了多層布線結(jié)構(gòu)，現(xiàn)已達(dá)到7層布線。晶片集成(WaferScaleIntegration-WSI)和三維集成技術(shù)也正在研究開(kāi)發(fā)。

從電子系統(tǒng)的角度來(lái)看，集成度的提高使IC進(jìn)入系統(tǒng)集成或片上系統(tǒng)(SoC)的時(shí)代。特征尺寸(FeatureSize)/（CriticalDimension）

特征尺寸定義為器件中最小線條寬度(對(duì)MOS器件而言，通常指器件柵電極所決定的溝道幾何長(zhǎng)度)，也可定義為最小線條寬度與線條間距之和的一半。

減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)。集成電路的特征尺寸向深亞微米發(fā)展，目前的規(guī)?；a(chǎn)是0.18μm、0.15μm、0.13μm工藝，Intel目前將大部分芯片生產(chǎn)制成轉(zhuǎn)換到0.09μm。晶片直徑(WaferDiameter)

為了提高集成度，可適當(dāng)增大芯片面積。然而，芯片面積的增大導(dǎo)致每個(gè)圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效率降低，成本高。采用更大直徑的晶片可解決這一問(wèn)題。

晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8吋，正在向12吋晶圓邁進(jìn)。芯片面積(ChipArea)

隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來(lái)一系列新的問(wèn)題。如大芯片封裝技術(shù)、成品率以及由于每個(gè)大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問(wèn)題可通過(guò)增大晶片直徑來(lái)解決。封裝(Package)

IC的封裝最初采用插孔封裝THP(through-holepackage)形式。為適應(yīng)電子設(shè)備高密度組裝的要求，表面安裝封裝(SMP)技術(shù)迅速發(fā)展起來(lái)。

在電子設(shè)備中使用SMP的優(yōu)點(diǎn)是能節(jié)省空間、改進(jìn)性能和降低成本，因SMP不僅體積小而且可安裝在印制電路板的兩面，使電路板的費(fèi)用降低60％，并使性能得到改進(jìn)。1.1.2集成電路的發(fā)展集成電路的出現(xiàn)1947-1948年：公布了世界上第一支（點(diǎn)接觸）晶體三極管—標(biāo)志電子管時(shí)代向晶體管時(shí)代過(guò)渡。因此1956年美國(guó)貝爾實(shí)驗(yàn)室三人獲諾貝爾獎(jiǎng)1950年：成功制出結(jié)型晶體管1952年：英國(guó)皇家雷達(dá)研究所第一次提出“集成電路”的設(shè)想1958年：美國(guó)德克薩斯儀器公司制造出世界上第一塊集成電路（雙極型-1959年公布）1960年：制造成功MOS集成電路集成電路發(fā)展的特點(diǎn)：特征尺寸越來(lái)越?。?.10um）硅圓片尺寸越來(lái)越大（8inch~12inch）芯片集成度越來(lái)越大（>2000K）時(shí)鐘速度越來(lái)越高（>500MHz）電源電壓/單位功耗越來(lái)越低（1.0V）布線層數(shù)/I/0引腳越來(lái)越多（9層/>1200）IC在各個(gè)發(fā)展階段的主要特征數(shù)據(jù)

發(fā)展階段主要特征MSI(1966)LSI(1971)VLSI(1980)ULSI(1990)元件數(shù)/芯片102-103103-105105-107107-108特征線寬(um)10-55-33-1<1速度功耗乘積(uj)102-1010-11-10-2<10-2柵氧化層厚度(nm)120-100100-4040-1515-10結(jié)深(um)2-1.21.2-0.50.5-.020.2-.01芯片面積(mm2)<1010-2525-5050-100被加工硅片直徑(mm)50-75100-125150>150Intel’sCPU Yearofintroduction Transistors4004 1971 2,2508008 1972 2,5008080 1974 5,0008086 1978 29,000286 1982 120,000386?processor 1985 275,000486?DXprocessor 1989 1,180,000Pentium?processor 1993 3,100,000PentiumIIprocessor 1997 7,500,000PentiumIIIprocessor 1999 24,000,000Pentium4processor 2000 42,000,000Intel公司CPU芯片集成度的發(fā)展第一塊集成電路板

幾根零亂的電線將五個(gè)電子元件連接在一起，就形成了歷史上第一個(gè)集成電路。雖然它看起來(lái)并不美觀，但事實(shí)證明，其工作效能要比使用離散的部件要高得多。歷史上第一個(gè)集成電路出自杰克-基爾比之手。當(dāng)時(shí)，晶體管的發(fā)明彌補(bǔ)了電子管的不足，但工程師們很快又遇到了新的麻煩。為了制作和使用電子電路，工程師親自手工組裝和連接各種分立元件，如晶體管、二極管、電容器等。1958年9月12日，基爾比的第一個(gè)安置在半導(dǎo)體鍺片上的電路取得了成功，被稱為“相移振蕩器”。1957年，諾伊斯成立了仙童半導(dǎo)體公司，在生產(chǎn)晶體管中首先使用一種平面工藝。平面工藝是把硅表面的氧化層壓成一張扁平的薄片，使器件的各電極在同一個(gè)平面上。因此，只要預(yù)先設(shè)計(jì)出晶體管的電極結(jié)構(gòu)圖，通過(guò)照相制版的方法，把它精縮成掩模板，就可使立體形狀的晶體管制作成平面形狀的晶體管。因此，結(jié)構(gòu)無(wú)論怎樣復(fù)雜和精密的晶體管，都可以用這種平面的工藝壓縮在一片小小的半導(dǎo)體硅片上。平面工藝很快被應(yīng)用到集成電路的制造上。仙童公司運(yùn)用照相平板印刷技術(shù)，可以在硅的表面上把同樣的晶體管重復(fù)排列，彼此相連。諾伊斯主持制造出世界上第一塊用半導(dǎo)體硅制成的集成電路。1959年2月，基爾比申請(qǐng)了專利。不久，得克薩斯儀器公司宣布，他們已生產(chǎn)出一種比火柴頭還小的半導(dǎo)體固體電路。諾伊斯雖然此前已制造出半導(dǎo)體硅片集成電路，但直到1959年7月才申請(qǐng)專利，比基爾比晚了半年。法庭后來(lái)裁決，集成電路的發(fā)明專利屬于基爾比，而有關(guān)集成電路的內(nèi)部連接技術(shù)專利權(quán)屬于諾伊斯。兩人都因此成為微電子學(xué)的創(chuàng)始人，獲得美國(guó)的“巴倫坦獎(jiǎng)?wù)隆?。其?shí)，在20世紀(jì)50年代，許多工程師都想到了這種集成電路的概念。美國(guó)仙童公司聯(lián)合創(chuàng)始人羅伯特-諾伊斯就是其中之一。在基爾比研制出第一塊可使用的集成電路后，諾伊斯提出了一種“半導(dǎo)體設(shè)備與鉛結(jié)構(gòu)”模型。1960年，仙童公司制造出第一塊可以實(shí)際使用的單片集成電路。諾伊斯的方案最終成為集成電路大規(guī)模生產(chǎn)中的實(shí)用技術(shù)。基爾比和諾伊斯都被授予“美國(guó)國(guó)家科學(xué)獎(jiǎng)?wù)隆?。他們被公認(rèn)為集成電路共同發(fā)明者。Intel公司第一代CPU—4004電路規(guī)模：2300個(gè)晶體管生產(chǎn)工藝：10um最快速度：108KHzIntel公司CPU—386TM電路規(guī)模：275,000個(gè)晶體管生產(chǎn)工藝：1.5um最快速度：33MHzIntel公司最新一代CPU—Pentium?4

電路規(guī)模：4千2百萬(wàn)個(gè)晶體管生產(chǎn)工藝：0.13um最快速度：2.4GHz集成電路今后的發(fā)展趨勢(shì)在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開(kāi)發(fā)超高速度、

超高集成度的IC芯片。利用先進(jìn)工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和測(cè)試技術(shù)發(fā)展各種專用集成電路(ASIC)，特別是開(kāi)發(fā)更為復(fù)雜的片上系統(tǒng)(SOC)，不斷縮短產(chǎn)品上市時(shí)限，產(chǎn)品更新?lián)Q代的時(shí)間越來(lái)越短。

數(shù)字集成電路(DigitalIC)：是指處理數(shù)字信號(hào)的集成電路，即采用二進(jìn)制方式進(jìn)行數(shù)字計(jì)算和邏輯函數(shù)運(yùn)算的一類集成電路。模擬集成電路(AnalogIC)：是指處理模擬信號(hào)(連續(xù)變化的信號(hào))的集成電路，通常又可分為線性集成電路和非線性集成電路：線性集成電路：又叫放大集成電路，如運(yùn)算放大器、電壓比較器、跟隨器等。非線性集成電路：如振蕩器、定時(shí)器等電路。數(shù)?；旌霞呻娐?Digital-AnalogIC)：例如數(shù)模(D/A)轉(zhuǎn)換器和模數(shù)(A/D)轉(zhuǎn)換器等。1.1.3集成電路的應(yīng)用

按電路的功能分類標(biāo)準(zhǔn)通用集成電路通用集成電路是指不同廠家都在同時(shí)生產(chǎn)的用量極大的標(biāo)準(zhǔn)系列產(chǎn)品。這類產(chǎn)品往往集成度不高，然而社會(huì)需求量大，通用性強(qiáng)。專用集成電路根據(jù)某種電子設(shè)備中特定的技術(shù)要求而專門設(shè)計(jì)的集成電路簡(jiǎn)稱ASIC，其特點(diǎn)是集成度較高功能較多，功耗較小，封裝形式多樣。按應(yīng)用領(lǐng)域分類

就設(shè)計(jì)方法而言，設(shè)計(jì)集成電路的方法可以分為三種方式：全定制（Full-CustomDesignApproach）

半定制（Semi-CustomDesignApproach）（標(biāo)準(zhǔn)單元、積木塊、門陣列、門海）可編程IC（PLD：ProgrammableLogicDevice）

（PROM、GAL、PLA、PAL、PLD、FPGA

）1.2集成電路設(shè)計(jì)方法

．全定制設(shè)計(jì)簡(jiǎn)述

全定制ASIC是利用集成電路的最基本設(shè)計(jì)方法（不使用現(xiàn)有庫(kù)單元），對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特性（如線性度、對(duì)稱性、電流容量、耐壓等）有特殊要求的場(chǎng)合；或者在沒(méi)有現(xiàn)成元件庫(kù)的場(chǎng)合。特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長(zhǎng)，設(shè)計(jì)成本昂貴。 由于單元庫(kù)和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來(lái)越少。

全定制設(shè)計(jì)要求：全定制設(shè)計(jì)要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。

※需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計(jì)人員完成；

※常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì)；

※布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖。

※版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝。1.2.2.半定制設(shè)計(jì)方法簡(jiǎn)述

半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。

基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門，或門，多路開(kāi)關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC。基于標(biāo)準(zhǔn)單元的ASIC又稱為CBIC(CellbasedIC)。

基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過(guò)掩膜互連的方法完成專用集成電路設(shè)計(jì)。

半定制主要適合于開(kāi)發(fā)周期短，低開(kāi)發(fā)成本、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)。

1.2.2.1基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法

該方法采用預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如門電路、多路開(kāi)關(guān)、觸發(fā)器、時(shí)鐘發(fā)生器等，將它們按照某種特定的規(guī)則排列成陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。單元庫(kù)中所有的標(biāo)準(zhǔn)單元均采用定制方法預(yù)先設(shè)計(jì)，如同搭積木或砌墻一樣拼接起來(lái)，通常按照等高不等寬的原則排列，留出寬度可調(diào)的布線通道。

標(biāo)準(zhǔn)單元（SC：StandardCell）積木塊（BB：BuildingBlockLayout）1）標(biāo)準(zhǔn)單元法

概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專用電路。

芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。標(biāo)準(zhǔn)單元CBIC的主要優(yōu)、缺點(diǎn)：

※用預(yù)先設(shè)計(jì)、預(yù)先測(cè)試、預(yù)定特性的標(biāo)準(zhǔn)單元庫(kù)，省時(shí)、省錢、少風(fēng)險(xiǎn)地完成ASIC設(shè)計(jì)任務(wù)。

※設(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及CBIC中的互連。

※

標(biāo)準(zhǔn)單元可以置放于芯片的任何位置。

※

所有掩膜層是定制的；

※

可內(nèi)嵌定制的功能單元；

※

制造周期較短，開(kāi)發(fā)成本不是太高。

※

需要花錢購(gòu)買或自己設(shè)計(jì)標(biāo)準(zhǔn)單元庫(kù)；

※

要花較多的時(shí)間進(jìn)行掩膜層的互連設(shè)計(jì)。具有一個(gè)標(biāo)準(zhǔn)單元區(qū)與4個(gè)固定功能塊的基于單元的ASIC示意圖見(jiàn)圖1.2。

CBIC的設(shè)計(jì)和版圖規(guī)則：

版心面積較小，無(wú)冗余元件，但建庫(kù)工作量大，所有掩膜層需定制，晶體管和互連由定制方法連接；可以內(nèi)嵌定制的功能塊；制造周期較短。標(biāo)準(zhǔn)單元的版圖結(jié)構(gòu)見(jiàn)圖1.3，兩層金屬的布局及布線見(jiàn)圖1.4。單元按等高不等寬的方式排列成行，行間留出布線通道，金屬1和金屬2采取互相垂直運(yùn)行。上方和下方的最底層金屬分別為VDD和GAN(VSS)。在n阱區(qū)內(nèi)進(jìn)行P擴(kuò)散形成P溝MOS器件，在P阱區(qū)擴(kuò)散N型形成NMOS器件。MOS器件的源漏之間采用金屬柵或者多晶柵。源、漏（柵）開(kāi)引線孔，經(jīng)金屬線互連構(gòu)成電路。各單元與其它單元之間通過(guò)中心連接點(diǎn)的引線孔連接。在采用多層金屬的結(jié)構(gòu)中，金屬層之間的連接也是通過(guò)特定的過(guò)孔實(shí)現(xiàn)。

圖1.3標(biāo)準(zhǔn)單元的版圖結(jié)構(gòu)

積木塊法(BB)

又稱通用單元設(shè)計(jì)法。與標(biāo)準(zhǔn)單元不同之處是：第一，它既不要求每個(gè)單元（或稱積木塊）等高，也不要求等寬。每個(gè)單元可根據(jù)最合理的情況單獨(dú)進(jìn)行版圖設(shè)計(jì)，因而可獲得最佳性能。設(shè)計(jì)好的單元存入庫(kù)中備調(diào)用。第二，它沒(méi)有統(tǒng)一的布線通道，而是根據(jù)需要加以分配。通用單元法示意圖BB單元：

較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)。BB布圖特點(diǎn)：

任意形狀的單元（一般為矩形或“L”型）、任意位置、無(wú)布線通道。BB方法特點(diǎn)：

較大的設(shè)計(jì)自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法在發(fā)展中，通道不規(guī)則，連線端口在單元四周，位置不規(guī)則。1.2.2.3門陣列法門陣列（GA：GateArray）有通道門陣列：就是在一個(gè)芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個(gè)單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進(jìn)行連線的半成品硅圓片稱為“母片”

MGA門陣列可以分為：

※

通道式門陣列－基本單元行與行之間留有固定的布線通道，只有互連是定制的。

※

無(wú)通道門陣列（門海）－無(wú)預(yù)留的布線區(qū)，在門陣列掩膜層上面布線。

※

結(jié)構(gòu)式門陣列－結(jié)合CBIC和MGA的特點(diǎn)，除了基本單元陣列外，還有內(nèi)嵌的定制功能模塊。芯片效率高，價(jià)格較低，設(shè)計(jì)周期短。由于MGA的門陣基本單元是固定的，不便于實(shí)現(xiàn)存儲(chǔ)器之類的電路。在內(nèi)嵌式門陣列中，留出一些IC區(qū)域?qū)ｉT用于實(shí)現(xiàn)特殊功能。利用該內(nèi)嵌區(qū)域可以設(shè)計(jì)存儲(chǔ)器模塊或其它功能電路模塊。“母片”的示意圖：1.2.2.4門海門海（SOG：Sea-of-Gate）無(wú)通道門陣列：也是采用母片結(jié)構(gòu)，它可以將沒(méi)有利用的邏輯門作為布線區(qū)，而沒(méi)有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模的集成度。門海設(shè)計(jì)技術(shù)是把由一對(duì)不共柵的P管和N管組成的基本單元鋪滿整個(gè)芯片（除I/O區(qū)外），基本單元之間無(wú)氧化隔離區(qū)，布線通道不確定，宏單元連線在無(wú)用器件區(qū)上進(jìn)行。門海示意圖

門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連接和金屬布線層制造

門陣列法設(shè)計(jì)流程圖

1.2.2.5門陣列方法與門海方法的比較門陣列方法的設(shè)計(jì)特點(diǎn)：

設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。不足：設(shè)計(jì)靈活性較低；門利用率低；芯片面積浪費(fèi)。門海方法的設(shè)計(jì)特點(diǎn)：

門利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。1.2.2.6標(biāo)準(zhǔn)單元法與門陣列法比較SC法設(shè)計(jì)流程與GA法相似，但有若干基本的不同點(diǎn)：(1)在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫(kù)中所具有的標(biāo)準(zhǔn)單元。(2)門陣列設(shè)計(jì)時(shí)首先要選定某一種門復(fù)雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計(jì)的要求，而且布線通道的間距是可變的，當(dāng)布線發(fā)生困難時(shí)，通道間距可以隨時(shí)加大，因而布局和布線是在一種不太受約束的條件下進(jìn)行的。(3)門陣列設(shè)計(jì)時(shí)只需要定制部分掩膜版，而標(biāo)準(zhǔn)單元設(shè)計(jì)后需要定制所有的各層掩膜版。標(biāo)準(zhǔn)單元法與門陣列法相比的優(yōu)點(diǎn)：

(1)芯片面積的利用率比門陣列法要高。芯片中沒(méi)有無(wú)用的單元，也沒(méi)有無(wú)用的晶體管。(2)可以保證100％的連續(xù)布通率。(3)單元能根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫(kù)內(nèi)，因而可得到較佳的電路性能。(4)可以與全定制設(shè)計(jì)法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法也存在不足：(1)原始投資大：?jiǎn)卧獛?kù)的開(kāi)發(fā)需要投入大量的人力物力；當(dāng)工藝變化時(shí)，單元的修改工作需要付出相當(dāng)大的代價(jià)，因而如何建立一個(gè)在比較長(zhǎng)的時(shí)間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫(kù)是一個(gè)突出問(wèn)題。(2)成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過(guò)全過(guò)程，因而成本較高。只有芯片產(chǎn)量達(dá)到某一定額(幾萬(wàn)至十幾萬(wàn))，其成本才可接受。

、可編程邏輯器件設(shè)計(jì)方法可編程邏輯器件（ProgrammableLogicDevice

）是沒(méi)有經(jīng)過(guò)布線的門陣列電路，其完成的邏輯功能可以由用戶通過(guò)對(duì)其可編程的邏輯結(jié)構(gòu)單元（CLB）進(jìn)行編程來(lái)實(shí)現(xiàn)?？删幊踢壿嬈骷饕蠵AL、CPLD、FPGA等幾種類型，在集成度相等的情況下，其價(jià)格昂貴，只適用于產(chǎn)品試制階段或小批量專用產(chǎn)品。可編程邏輯器件的特點(diǎn)是：

※

無(wú)定制掩膜層或邏輯單元

※

設(shè)計(jì)周期短

※

單獨(dú)的大塊可編程互連

※

由可編程陣列邏輯，觸發(fā)器或鎖存器組成邏輯宏單元矩陣。適合于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。

常用可編程器件類型：

※各類可編程只讀存儲(chǔ)器PROM（programableread-onlymemory）；

※通用陣列邏輯GAL（genericarraylogic）

※可編程邏輯陣列PLA（programablelogicarray）,由固定“或”陣列和可編程“與”陣列組成，熔絲型。

※可編程陣列邏輯PAL（programablearraylogic）,由固定“與”陣列和可編程“或”陣列組成，有熔絲型和可擦寫(xiě)。

※可編程邏輯器件PLD（programablelogicdevice）和復(fù)雜的可編程邏輯器件CPLD。適合于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適合于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用EDA工具進(jìn)行ASIC設(shè)計(jì)?，F(xiàn)場(chǎng)可編程門陣列FPGA

FPGA比PLD更大、更復(fù)雜，并具有現(xiàn)場(chǎng)可編程特性。其基本特點(diǎn)：

※

無(wú)定制掩膜層

※

基本邏輯單元和互連采用編程的方法實(shí)現(xiàn)

※

核心電路是規(guī)則的可編程基本邏輯單元陣列，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯

※

基本邏輯單元被可編程互連矩陣包圍

※

可編程I/O單元圍繞著核心電路

※設(shè)計(jì)的ASIC一般都有冗余問(wèn)題

※設(shè)計(jì)周期很短，但單片電路價(jià)格較高

FPGA具有不同容量的系列產(chǎn)品，容量有萬(wàn)門級(jí)、十萬(wàn)門級(jí)、百萬(wàn)門級(jí)等多種。概念：用戶通過(guò)生產(chǎn)商提供的通用器件，自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)“與”、“或”矩陣進(jìn)行掩膜編程，構(gòu)造所需的專用集成電路器件名“與”矩陣“或”矩陣輸出電路PROM固定可編程固定PLA可編程固定固定PAL固定可編程固定GAL可編程固定可由用戶組態(tài)四種簡(jiǎn)單PLD器件的比較

1.2.4幾種集成電路類型設(shè)計(jì)復(fù)雜度及費(fèi)用比較

FullCustom，StandardCell，GateArray，programmableLogicDevice從上至下單片價(jià)格 ：上漲開(kāi)發(fā)費(fèi)用 ：下降設(shè)計(jì)復(fù)雜度 ：下降不同產(chǎn)量時(shí)成本與設(shè)計(jì)方法的關(guān)系1.3集成電路設(shè)計(jì)流程設(shè)計(jì)步驟“自底向上”（Bottom-up）“自底向上”的設(shè)計(jì)路線，即自工藝開(kāi)始，先進(jìn)行單元設(shè)計(jì)，在精心設(shè)計(jì)好各單元后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計(jì)，直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。在模擬IC和較簡(jiǎn)單的數(shù)字IC設(shè)計(jì)中，大多仍采用“自底向上”的設(shè)計(jì)方法?！白皂斚蛳隆保═op-down）其設(shè)計(jì)步驟與“自底向上”步驟相反。設(shè)計(jì)者首先進(jìn)行行為設(shè)計(jì)；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著把各子單元轉(zhuǎn)換成邏輯圖或電路圖；最后將電路圖轉(zhuǎn)換成版圖。

VLSI數(shù)字IC的設(shè)計(jì)流圖模擬IC的設(shè)計(jì)流圖IC設(shè)計(jì)流程

應(yīng)當(dāng)記住，這只是一個(gè)概念上的流程。市場(chǎng)IDEA結(jié)構(gòu)定義電路仿真/設(shè)計(jì)系統(tǒng)仿真/設(shè)計(jì)大規(guī)模生產(chǎn)市場(chǎng)原型&測(cè)試版圖設(shè)計(jì)1.4集成電路的版圖設(shè)計(jì)版圖設(shè)計(jì)的歷史手工繪制——Mylar特殊紙張過(guò)程自動(dòng)化——平臺(tái)硬件上，基于UNIX平臺(tái)的“工程工作站”→基于

PC機(jī)上Linux和WindowsNT平臺(tái)軟件上，MentorGraphics、Cadence、Compass、Daisy，Tanner（L-Edit）自動(dòng)化的例子——版圖綜合、版圖移植、版圖驗(yàn)證、電路綜合、布局布線1.4.2有關(guān)版圖設(shè)計(jì)的一些概念集成電路設(shè)計(jì)：根據(jù)電路功能和性能要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期以保證全局優(yōu)化，設(shè)計(jì)出滿足需求的集成電路。其最終的輸出結(jié)果是掩膜版圖，通過(guò)制版和工藝流片可以得到所需的集成電路。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示，版圖與所采用的制備工藝緊密相關(guān)。版圖設(shè)計(jì)：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，是集成電路設(shè)計(jì)的最終輸出。布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布。布局：根據(jù)級(jí)別最低的功能塊中各基本單元直接的連接關(guān)系或較高級(jí)別的功能塊中各較小功能塊之間的連接關(guān)系，分配各基本單元或較小功能塊的位置，使芯片面積盡可能的小。布線：進(jìn)行單元間或功能塊間的連接，合理分配布線空間，使布線均勻，布通率達(dá)到百分之百。版圖設(shè)計(jì)是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過(guò)程，而這一物理描述遵守由制造工藝、設(shè)計(jì)流程以及通過(guò)仿真顯示為可行的性能要求所帶來(lái)的一系列約束。過(guò)程：版圖設(shè)計(jì)是一個(gè)具有很多步驟的過(guò)程，為了得到最優(yōu)化的結(jié)果，這一過(guò)程應(yīng)該遵循一定的邏輯順序。創(chuàng)建：在兩個(gè)不同的工藝上實(shí)現(xiàn)同一個(gè)電路圖，通常所得到的兩個(gè)版圖看起來(lái)會(huì)不一樣，從而用實(shí)例體現(xiàn)出轉(zhuǎn)化實(shí)現(xiàn)過(guò)程的創(chuàng)造性。精確：最終版圖的首要要求必須是它在一個(gè)個(gè)晶體管基礎(chǔ)上和工程制圖是等同的。物理描述：版圖設(shè)計(jì)是按照晶體管和連線在硅片上的樣子對(duì)其進(jìn)行繪制藝術(shù)。因此，可以認(rèn)為版圖設(shè)計(jì)是電路的物理描述。工程制圖：晶體管級(jí)或著門級(jí)電路圖在歷史上主要是以“圖形形式”存在的，并且現(xiàn)在很多公司仍然這么做?，F(xiàn)在更復(fù)雜的方法學(xué)使得一些版圖設(shè)計(jì)工程師可以得到一個(gè)稱為“網(wǎng)表”的基于文本的文件。遵守：指的是“滿足……的要求”制造工藝所帶來(lái)的約束：這些約束包括如金屬線的最小線寬之類的版圖設(shè)計(jì)規(guī)則，但是也有許多關(guān)于可制造性或者可靠性方面的其他準(zhǔn)則，而這些準(zhǔn)則能提高版圖的總體質(zhì)量。設(shè)計(jì)流程所帶來(lái)的約束：這些約束包含建立一系列準(zhǔn)則，建立這些準(zhǔn)則的目的是為了使在流程中用到的所有其他工具能有效地用于整個(gè)版圖。通過(guò)仿真顯示為可行的性能要求所帶來(lái)的約束：工程師如果不知道版圖中電路實(shí)現(xiàn)的細(xì)節(jié)，要完成一個(gè)電路設(shè)計(jì)，那么就需要做一些假定。1.4.3版圖設(shè)計(jì)的重要性

制造集成電路的掩膜很貴。根據(jù)SemaTech報(bào)告，“一套130nm邏輯器件工藝的掩膜大約需75萬(wàn)美元，一套90nm的掩膜將需160萬(wàn)美元，一套65nm的掩膜將高達(dá)300萬(wàn)美元”。然而，每套掩膜的壽命有限，一般只能生產(chǎn)1000個(gè)晶圓。工藝線投資的高成本和設(shè)計(jì)能力的普遍落后，導(dǎo)致多數(shù)工藝線走向代工(代客戶加工，F(xiàn)oundry)的經(jīng)營(yíng)道路；電路設(shè)計(jì)、工藝制造、封裝的分立運(yùn)行為發(fā)展無(wú)生產(chǎn)線(Fabless)和無(wú)芯片(Chipless)集成電路設(shè)計(jì)提供了條件，為微電子領(lǐng)域發(fā)展提供了條件。FAB:芯片制造公司的代工廠

代工單位將經(jīng)過(guò)前期開(kāi)發(fā)確定的一套工藝設(shè)計(jì)文件PDK(ProcessDesignKits)通過(guò)因特網(wǎng)傳送(或光盤(pán)等媒質(zhì)郵寄)給設(shè)計(jì)單位，這是一次信息流過(guò)程。

PDK文件包括工藝電路模擬用的器件的SPICE參數(shù)，版圖設(shè)計(jì)用的層次定義，設(shè)計(jì)規(guī)則，晶體管、電阻、電容等元件和通孔(via)、焊盤(pán)等基本結(jié)構(gòu)的版圖，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查DRC(DesignRuleCheck)、參數(shù)提取(EXTraction)和版圖電路圖對(duì)照LVS(Layout-vc-Schematic)用的文件。設(shè)計(jì)單位根據(jù)研究項(xiàng)目提出的技術(shù)指標(biāo)，在自己掌握的電路和系統(tǒng)知識(shí)基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計(jì)、電路仿真(或稱之為“模擬”)和優(yōu)化、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對(duì)照LVS，最終生成通常以一種稱之為GDS-II格式的版圖文件，目前基本上都是通過(guò)因特網(wǎng)傳送給代工單位。這也是一次信息流過(guò)程。

代工單位根據(jù)設(shè)