電子設計報告正弦信號發生器設計小組成員院系名稱專業名稱班級二○一四年7月17日正弦信號發生器設計內容提要：本次設計是基于FPGA與DSP設計與制作的一個正弦信號發生器，結合了EDA技術與直接數字頻率合成（DDS）技術。EDA技術是現代電子設計技術的核心，DDS技術是最為先進的頻率合成技術，具有頻率分辨率高、頻率切換速度快、相位連續、輸出相位噪聲低等許多優點。我們利用EDA技術，簡歷正弦信號DDS產生的模型，編寫源程序，產生輸出頻率1Hz-10MHz的正弦波。在設計中，我們使用FPGA開發板構造直接數字頻率合成器（DDS）產生正弦信號，再通過DSP來控制產生的正弦信號的頻率。經過DDS輸出的正弦信號通過低通濾波器與寬帶放大器之后就可以輸出頻率與幅度均達到要求的正弦信號。通過查閱資料，提出了符合FPGA的正弦信號發生器設計方案并且通過QUARTUSII軟件進行設計實現，DDS由相位累加器和正弦ROM查找表兩個功能塊組成,其中ROM查找表由宏功能模塊LPM_ROM來實現。在了解了EDA技術的相關知識與DDS技術的工作原理、電路結構，及設計的思路和實現方法的基礎上。經過仿真測試，設計可以達到技術要求。關鍵詞：FPGA直接數字頻率合成（DDS）正弦信號DSP目錄1. 方案設計與論證 11.1正弦信號輸出方案設計與論證 11.2寬帶放大器方案設計與論證 12. 硬件電路設計 22.1寬帶放大器設計 22.2DA轉換電路設計 42.3低通通濾波器設計 43. 軟件設計 43.1有關直接數字頻率合成器（DDS） 43.2軟件總體框圖 54. 參考文獻 6

正弦信號發生器設計報告方案設計與論證1.1正弦信號輸出方案設計與論證方案一：采用分立元件模擬直接合成來產生正弦波，這種方法的優點是轉換速度快，頻率分辨率高，缺點是轉換的量程要靠手動來實現，體積大難以集成，而且可靠性和準確度都比較低，很難得到提高。方案二：采用專用信號發生器模塊即MAX038芯片來產生正弦波信號。MAX038是美信公司的低失真單片信號發生器集成電路，內部電路完善。該芯片的優點是設計簡單，可以生成同一頻率信號的各種波形信號，缺點是頻率精確度和穩定度無法達到要求,所以采用MAX038芯片難以實現設計要求。方案三:采用鎖相頻率合成方法。利用鎖相環設計輸出的正弦信號的頻率可達到很高的頻率、輸出信號頻譜純度較高，并且系統輸出的正弦信號的頻率穩定度高。但由于采取閉環控制，系統的輸出頻率改變后，重新達到穩定的時間也比較長。所以鎖相環頻率合成器要想同時得到較高的頻率分辨率和轉換率非常困難。方案四：采用直接數字頻率合成器（DDS）。以EDA技術為基礎，用FPGA實現DDS模型的設計。用FPGA構造累加器和寄存器ROM，再用累加器按頻率要求對相應的相位增量進行累加，再以累加相位值作為地址碼，取存放于ROM中的波形數據，經D/A轉換，濾波即得到所需波形。方法簡單，易于控制，便于集成。用該方法設計產生的信號頻率范圍廣，頻率穩定度高，精度高，頻率轉換速度快。其系統框圖如下圖1：相位累加器相位累加器波形ROMDA轉換器低通濾波器KN圖SEQ圖\*ARABIC1DDS系統框圖方案論證：分析以上四種方案，從題目要求來看，前面三種方案都很難達到設計的要求，DDS產生的正弦信號有較高的頻率穩定度和精確度，擁有諸多的優點，并且較容易的實現。所以我們選擇DDS方案進行頻率合成。故我們采用第四種方案。1.2寬帶放大器方案設計與論證由于從FPGA構建的DDS輸出的正弦波波的Vpp達不到1V，題目的基本要求部分要求Vpp≥1V,且題目發揮部分要求Vpp≥6V；，由于產生的信號頻率比較高，要求從1Hz—10MHz，帶寬很大，并且要求在此段范圍內都要求輸出電壓的峰峰值Vopp≥6V，故有以下幾個方案設計寬帶放大器：方案一：采用高速運算放大器進行放大，由于輸出的信號經過后面的低通濾波器之后的幅頻特性受到了一定的影響，產生的正弦信號會隨著頻率的上升而下降。所以利用高速的運算放大器可以對信號進行放大，并且設計自動增益電路對增益進行控制。方案二：由固定增益的運算放大器進行放大之后再采用數字的電位器進行程控的分壓，這種方案的頻率響應無法達到要求，在低頻端可以達到要求，但是到了高頻段就完全不能工作了。方案三：使用寬帶放大器OPA820，OPA820提供了一個寬帶、單位增益穩定的電壓反饋放大器，放大帶寬達到了800MHz,并且具有比較低的輸入噪聲電壓，具有比較優異的性能，是一款比較好的寬帶放大器。用OPA820構造的寬帶放大器完全可以達到本次寬帶放大器的設計要求。通過對比以上三個方案，我們選擇方案三，利用OPA820構造的寬帶放大器可以很好的完成本次DDS輸出正弦信號的放大。綜合以上考慮，系統的總體框圖如下圖2所示：DSPDSP鍵盤輸入液晶顯示控制FPGA構建的DDS正弦信號發生器低通濾波器寬帶放大器輸出圖SEQ圖\*ARABIC2系統總體框圖硬件電路設計2.1寬帶放大器設計由FPGA構建的DDS產生的正弦信號發生器必須要經過寬帶放大器才能達到幅度的要求，寬帶放大器第一級放大數為5倍，其電路圖如下圖3所示：圖SEQ圖\*ARABIC3第一級放大電路

第二級放大電路如下圖4所示，其設計放大倍數為20倍圖SEQ圖\*ARABIC4第二級放大電路第三級放大電路如下圖5所示：圖SEQ圖\*ARABIC5第三級放大電路

2.2DA轉換電路設計本次DA轉換采用的是高速DA轉換芯片DAC900進行DA轉換，其電路圖如下圖6所示：圖SEQ圖\*ARABIC6DA轉換電路圖2.3低通通濾波器設計在本次設計中，低通濾波器由三個個一階無源低通濾波器級聯構成，由與低通濾波器濾波頻率計算公式,可以得出低通濾波器電路圖如下圖7所示：圖SEQ圖\*ARABIC7低通濾波器電路圖軟件設計3.1有關直接數字頻率合成器（DDS）DDS具有輸出頻率范圍廣、頻率分辨率高、頻率穩定度高、頻率轉換時間快等優點，其基本結構如圖1所示，從圖中可以看出DDS主要由四個基本部分組成，分別是相位累加器、波形ROM、DA轉換器、低通濾波器，相位累加器是DDS的核心部分，它由N位加法器與N位累加器級聯構成。每來一個時鐘脈沖，加法器將頻率控制字k與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端，累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。波形ROM示意圖如圖8所示地址 波形地址 波形波形ROM相位化序列正弦幅度量化序列圖SEQ圖\*ARABIC8波形ROM示意圖當ROM地址線上的地址改變時，數據線上輸出相應的量化值。因為波形ROM的存儲容量有限，相位累加器的字長一般不等于ROM地址線的位數,因此在這個過程當中也有可能會引入相位截斷誤差。DA轉換器將波形ROM輸出的幅度量化序列轉化成對應的電平輸出，將數字信號轉換成模擬信號。但輸出波形是一個階梯波形，必須經過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個平滑的波形。抗鏡像濾波器是一個低通濾波器，要求在輸出信號的帶寬內有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑制。頻率控制字K唯一地確定一個單頻模擬余弦信號的頻率，當k2=1的時候DDS輸出最低頻率為，，這就是DDS的頻率分辨率，所以，當N不斷增加的時候DDS的頻率分辨率也可以不斷的提高。DA轉換器的輸出波形相當于是一個連續平滑波形的采樣，根據奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。也就是說DA轉換器的輸出如果要完全恢復的話，輸出波形的頻率必須小于。一般來說，由于低通濾波器的設計不可能達到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，在實際應用當中DDS的輸出頻率不能超過。3.2軟件總體框圖鍵盤輸入鍵盤輸入DSP波