1、數字電子技術 課程考核大綱一、適應對象修讀完本課程規定內容的電氣工程及其自動化、電子信息工程、通信工程、信息工程、自動化專業的學生；提出并獲準免修本課程、申請進行課程水平考核的電子信息工程、通信工程、信息工程、自動化專業的學生；提出并獲準副修第二專業、申請進行課程水平考核的非電子信息工程、通信工程、信息工程、自動化專業的學生。二、考核目的考核學生對數字電子技術的基本原理、基本概念、分析方法和設計方法的掌握情況以及對數字電子技術知識的綜合應用能力。三、考核形式與方法考核方式結合平時作業、出勤和期末考試的各個環節，期末考試采取閉卷形式。使學生能夠注重平時學習的過程，改變學生從應試型學習到能力型學習

2、。考試內容側重于基礎理論知識的掌握、各種集成邏輯器件的工作原理和應用以及典型數字電路的分析和設計方法。四、課程考核成績構成考核成績構成為：作業(20%)出勤(10%)期末考試(70%)考核內容與要求第一單元 數字邏輯概論【考核內容】：數字電路與數字信號數制二進制數的算術運算二進制代碼二值邏輯變量與基本邏輯運算邏輯函數及其表示方法【考核要求】：掌握各種進制之間的轉換以及常見的BCD碼，掌握各種邏輯運算以及邏輯問題的幾種不同描述方法間的轉換。第二單元 邏輯代數與硬件描述語言基礎【考核內容】：邏輯代數邏輯代數的卡諾圖化簡硬件描述語言Verilog HDL基礎【考核要求】：掌握邏輯代數基本定理的運用和

3、邏輯函數的代數法化簡、卡諾圖化簡。第三單元 邏輯門電路【考核內容】：MOS邏輯門電路TTL邏輯門電路邏輯描述中的幾個問題邏輯門電路使用中的幾個實際問題【考核要求】：掌握TTL和CMOS門的邏輯功能和使用方法。正確理解TTL和CMOS門電路結構及工作原理。理解OC門、三態門符號、作用。第四單元 組合邏輯電路【考核內容】：組合邏輯電路的分析組合邏輯電路的設計組合邏輯電路中的競爭與冒險若干典型的組合邏輯集成電路組合可編程邏輯器件【考核要求】：掌握組合邏輯電路的分析和設計方法及消除組合邏輯電路中的競爭冒險的方法。第五單元 鎖存器和觸發器【考核內容】：雙穩態存儲單元電路鎖存器觸發器的電路結構和工作原理觸

4、發器的邏輯功能【考核要求】：掌握五種類型觸發器的邏輯功能，觸發方式，特性方程，正確理解其電路結構和工作原理，一般了解觸發器邏輯功能的轉換和參數。第六單元 時序邏輯電路【考核內容】：時序邏輯電路的基本概念同步時序邏輯電路的分析同步時序邏輯電路的設計異步時序邏輯電路的分析若干典型的時序邏輯集成電路【考核要求】：掌握時序電路的基本分析方法，掌握同步時序電路的設計方法。掌握用集成計數器設計任意進制計數器的方法。第七單元 半導體存儲器【考核內容】：只讀存儲器隨機存取存儲器【考核要求】：掌握各種存儲器件的分類方法及其特點。第八單元 CPLD和FPGA【考核內容】：CPLD和FPGA的基本結構和性能特點可編

5、程邏輯器件的開發方法【考核要求】：了解CPLD和FPGA的基本結構和性能特點；了解可編程邏輯器件的開發方法。第九單元 脈沖波形的變換與產生【考核內容】：單穩態觸發器施密特觸發器多諧振蕩器555定時器及應用【考核要求】：正確理解多諧振蕩器、單穩態觸發器、施密特觸發器、555定時器的工作原理，熟練掌握555定時器的三種應用方式。第十單元 數模與模數轉換器【考核內容】：D/A轉換器A/D轉換器【考核要求】：正確理解D/A轉換器、A/D轉換器的工作原理，主要性能和使用方法。六、樣卷 信息與通信工程 學院數字電子技術課程考試樣卷時量： 120分鐘，總分 100 分，考試形式：閉卷填空題（每題2分，共20

6、分） (110111)2 = ( )10 ( F2 )16 = ( )2 = ( ) 8(25)10 = ( )8421碼 = ( )余3碼已知X = 100001，X原= ，X反= ，X補= 。已知兩變量輸入邏輯門的輸入A、B和輸出L的波形分別如右圖所示，試判斷這是 門電路。 = ， = 。，反函數 ，對偶函數 。兩個輸入端的信號取值的變化方向是相反時，如門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競爭而可能產生輸出干擾脈沖的現象稱為 。只要接通電源，其輸出端便可以獲得矩形脈沖，這種電路叫 。設計一個1位二進制數值比較器， A、B為要比較的二進制數，L為輸出變量，當AB時，L=

7、1。L與A、B的邏輯關系是：L(A,B) = 。單項選擇題（每題2分，共22分）在數字電路中，凡是任何時刻電路的穩態輸出，不僅和該時刻輸入信號有關，而且還取決于電路原來狀態（具有記憶功能），這種邏輯電路叫 。A. 組合邏輯電路 B. 時序邏輯電路C信號發生電路 D. D/A轉換電路已知如圖所示各MOSFET管的|VT|=2V，忽略電阻上的壓降，其工作狀態是 。 A. a、b導通，c、d截止B. a、c導通，b、d截止C. a、d導通，b、c截止D.b、c導通，a、d截止由于 具有任意兩個相鄰數只有一位碼不同的特點，所以在數據在按照升序或降序變化時，不會產生錯誤代碼。A. 格雷碼 B. 8421

8、碼 C. 二進制數D. 余3碼邏輯表達式描述的邏輯電路中，BC為 時，當輸入變量A發生變化時，可能產生錯誤的“1”。A. 00B. 01C. 10D. 11為實現圖中邏輯表達式的功能，將多余的輸入端處理正確的是 。 AB. 1CD. 如圖所示由四選一數據選擇器組成的電路，其邏輯關系為 。A. BCD在同步時序邏輯電路中，若輸出與輸入直接相關，即時序邏輯電路的輸出是電路輸入與電路狀態的函數，則稱為 時序邏輯電路。A. Mealy型B. Moore型C. 脈沖型D. 電平型 在外來觸發脈沖的作用下,能夠從穩定狀態翻轉到暫穩定狀態。A. 計數器 B. 施密特觸發器 C. 多諧振蕩器D. 單穩態觸發器

9、對于一個施密特觸發器，下列說法錯誤的是 。A. 輸入可以任意電平B.具有正向閾值電平VT+，負向閾值電平VTC. 輸入只能高電平或低電平D. 輸出只能高電平或低電平集成555定時器不能組成的電路是 。A. A/D轉換器 B. 施密特觸發器 C. 多諧振蕩器D. 單穩態觸發器對于RAM、ROM，正確的說法是 。A. 正常工作時，RAM是只能讀出不能寫入的存儲器，ROM是既可讀又可寫的存儲器B. RAM是既可讀又可寫的存儲器，ROM是正常工作時只能讀出不能寫入的存儲器C. 正常工作時，都是既可讀又可寫的存儲器D. 正常工作時，都是只能讀出不能寫入的存儲器綜合題（每題6分，共18分）化簡成最簡“與-

10、或”表達式。為什么說74HC序列CMOS門電路+5V電源工作時，下列四種接法都屬于邏輯0。(1)輸入端接地； (2)輸入端接低于1.5V的電源； (3)輸入端接同類與非門的輸出低電平0.1V； (4)輸入端通過10k電阻接地。指出下列存儲系統各具有多少存儲單元，至少需要幾根地址線和數據線。 (1) 64K8， (2) 128K4分析與設計題（每題8分，共40分。）分析如右圖所示組合邏輯電路的功能。要求：、寫出邏輯表達式；、列出真值表；、分析其邏輯功能。 設計舉重裁判電路，有A、B、C、D四個裁判，A為主裁判，只有當主裁判同意，并有其它一個或一個裁判以上同意，才算舉起通過。可以用任意門電路實現。已知邏輯電路、輸入波形如下圖，設觸發器初態為0，畫出JK觸發器Q端的輸出波形。74LVC161是具有異步