1、一：成本節約現象一：這些拉高/拉低的電阻用多大的阻值關系不大，就選個整數5K 吧點評：市場上不存在 5K 的阻值，最接近的是 4.99K（精度 1%），其次是 5.1K（精度 5%），其成本分別比精度為 20%的 4.7K 高 4 倍和 2倍。20%精度的電阻阻值只有 1、1.5、2.2、 3.3、4.7、6.8 幾個類別（含 10 的整數倍）；類似地，20%精度的電容也只有以上幾種值，如果選了其它的值就必須使用更高的精度，成本就翻了幾 倍，卻不能帶來任何好處。現象二：面板上的指示燈選什么顏色呢？我覺得藍色比較特別，就選它吧等顏色的不管大小（5MM 以下）封裝如何，都點評：其它紅綠已成熟了幾十

2、年，價格一般都在 5 毛錢以下，而藍色卻是近三四年才發明的東西，技術成熟度和供貨穩定度都較差，價格卻要貴四五倍。目前藍色指示燈只用在不能用其它顏色替代的場合，如顯示信號等。現象三：這點邏輯用 74XX 的門電路搭也行，但太土，還是用 CPLD吧，顯得高檔多了點評：74XX 的門電路只幾毛錢，而 CPLD 至少也得幾十塊，（GAL/PAL 雖然只幾塊錢，但公司不使用）。成本提高了 N 倍不說，還給生產、文檔等工作增添數倍的工作。的系統要求這么高，包括 MEM、CPU、FPGA 等所有現象四：的都要選最快的點評：在一個高速系統中并不是每一部分都工作在高速狀態，而器件速度每提高一個等級，價格差不多要

3、翻倍，另外還給信號完整性問題帶來極大的影響。現象五：這板子的 PCB 設計要求不高，就用細一點的線，自動布吧點評：自動布線必然要占用更大的 PCB 面積，同時產生比手動布線多好多倍的過孔，在批量很大的產品中，PCB 廠家降價所考慮的因外，就是線寬和過孔數量，它們分別影響到 PCB 的素除了商務成品率和鉆頭的消耗數量，節約了供應商的成本，也就給降價找到了理由。現象六：程序只要穩定就可以了，代碼長一點，效率低一點不是關鍵點評：CPU 的速度和器的空間都是用錢買來的，如果寫代碼時多花幾天時間提高一下程序效率，那么從降低 CPU 主頻和減少器容量所節約的成本絕對是劃算的。CPLD/FPGA 設計也類似

4、。二：低功耗設計現象一：這系統是 220V 供電，就不用在乎功耗問題了點評：低功耗設計并不僅僅是為了省電，的好處在于降低了電源模塊及散熱系統的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低，器件則相應延長（半導體器件的工作溫度每提高 10 度，則縮短一半）現象二：這些總線信號都用電阻拉一下，感覺放心些點 評：信號需要上下拉的原因很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安 級，現在的系統常常是地址數據各 32位，可能還有 244/245后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了（

5、不要用 8 毛錢一度電 的觀念來對待這幾瓦的功耗）。現象三：CPU 和 FPGA 的這些不用的 I/O 口怎么處理呢？先讓它空著吧，以后再說點評：不用的 I/O 口如果懸空的話，受外界的一點點干擾就可能成為反復振蕩的輸入信號了，而 MOS 器件的功耗基本取決于門電路的翻轉次數。如果把它上拉的話，每個引腳也會有微安級的電流，所以最好的辦法是設成輸出（當然外面不能接其它有驅動的信號）現象四：這款 FPGA這么多門用不完，可盡情發揮吧點評：FGPA 的功耗與被使用的觸發器數量及其翻轉次數成正比，所以同一型號的 FPGA 在不路不同時刻的功耗可能相差 100 倍。盡量減少高速翻轉的觸發器數量是降低 F

6、PGA 功耗的根本方法。現象五：這些小的功耗都很低，不用考慮點 評：對于不太復雜的功耗是很難確定的，它主要由引腳上的電流確定，一個 ABT16244，沒有負載的話耗電大概不到 1 毫安，但它的指標是每個腳可 驅動 60 毫安的負載（如匹配幾十歐姆的電阻），即滿負荷的功耗最大可達 60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了。器有這么多控制信號，我這塊板子只需要用 OE 和 WE現象六：信號就可以了，片選就接地吧，這樣讀操作時數據出來得快多了。器的功耗在片選有效時（不論 OE 和 WE 如何）將點評：大部分比片選無效時大 100 倍以上，所以應盡可能使用 CS 來控制，并

7、且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。現象七：這些信號怎么都有過沖啊？只要匹配得好，就可消除了點 評：除了少數特定信號外（如 100BASE-T、CML），都是有過沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象 TTL 的輸 出阻抗不到 50 歐姆，有的甚至 20 歐姆，如果也用這么大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號幅度也將小得不能用，再說一般信號 在輸出和輸出低電平時的輸出阻抗并不相同，也沒辦法做到完全匹配。所以對 TTL、LVDS、422 等信號的匹配只要做到過沖可以接受即可。現象八：降低功耗都是硬件的事，與沒關系點 評：硬件

8、只是搭個舞臺，唱戲的卻是，總線上幾乎每一個芯片的、每一個信號的翻轉差不多都由控制的，如果能減少外存的次數（多使用寄存 器變量、多使用CACHE 等）、及時響應中斷（中斷往往是低電平有效并帶有上拉電阻）及其它爭對具體單板的特定措施都將對降低功耗作出很大的獻。三：系統效率現象一：這主頻 100M 的 CPU 只能處理 70%，換 200M 主頻的就沒事了點評：系統的處理能力牽涉到多種多樣的，在通信業務中其瓶頸器上，CPU 再快，外部一般都在快不起來也是徒勞。現象二：CPU 用大一點的 CACHE，就應該快了點 評：CACHE 的增大，并不一定就導致系統性能的提高，在某些情況下關閉 CACHE 反而

9、比使用 CACHE 還快。原因是搬到 CACHE中的數據必須得到多次 重復使用才會提高系統效率。所以在通信系統中一般只打開指令 CACHE，數據 CACHE 即使打開也只局限在部空間，如堆棧部分。同時也要求程序設計 要兼顧 CACHE 的分容量及塊大小，這涉及到關鍵代碼循環體的長度及跳轉范圍，如果一個循環剛好比 CACHE 大那么一點點，又在反復循環的話，那就慘了。現象三：這么多任務到底是用中斷還是用查詢呢？還是中斷快些吧點 評：中斷的實時性強，但不一定快。如果中斷任務特別多的話，這個沒退出來，后面又接踵而至，一會兒系統就將了。如果任務數量多但很頻繁的話，CPU 的 很大精力都用在進出中斷的開

10、銷上，系統效率極為低下，如果改用查詢方式反而可極大提高效率，但查詢有時不能滿足實時性要求，所以最好的辦法是在中斷中查 詢，即進一次中斷就把積累的所有任務都處理完再退出。現象四：器接口的時序都是廠家默認的配置，不用修改的點評：BSP 對器接口設置的默認值都是按最保守的參數設置的，在實際應用中應結合總線工作頻率和等待周期等參數進行合理調配。有時把頻率降低反而可提高效率，如 RAM 的 存取周期是 70ns，總線頻率為 40M 時，設 3 個周期的存取時間，即 75ns 即可；若總線頻率為 50M 時，必須設為 4 個周期，實際存取時間卻放慢到了 80ns。現象五：一個 CPU 處理不過來，就用兩個

11、分布處理，處理能力可提高一倍點評：對于搬磚頭來說，兩個人應該比一個人的效率高一倍；對于作畫來說，多一個人只能幫倒忙。使用幾個 CPU 需對業務有較多的了解后才能確定，盡量減少兩個 CPU 間協調的代價，使 1+1 盡可能接近 2，千萬別小于 1。現象六：這個 CPU 帶有 DMA 模塊，用它來搬數據肯定快點 評：真正的 DMA 是由硬件搶占總線后同時啟動兩端設備，在一個周期內這邊讀，那邊些。但很多嵌入 CPU 內的 DMA 只是模擬而已，啟動每一次 DMA 之前要做 不少準備工作（設起始地址和長度等），在傳輸時往往是先讀到內暫存，然后再寫出去，即搬一次數據需兩個時鐘周期，比來搬要快一些（不需要

12、取指令， 沒有循環跳轉等額外工作），但如果一次只搬幾個字節，還要做一堆準備工作，一般還涉及函數調用，效率并不高。所以這種 DMA 只對大數據塊才適用。四：信號完整性現象一：這些信號都經過仿真了，絕對沒問題點 評：仿真模型不可能與實物一模一樣，連不同批次加工的實物都有差別，就更別說模型了。再說實際情況千差萬別，仿真也不可能窮舉所有可能，尤其是串擾。曾經 有一教訓是某單板只有特定長度的包極易丟包，最后的原因是長度域的值是 0 xFF，當這個數據出現在總線上時，干擾了相鄰的 WE 信號，導致寫不進 RAM。其它數據也會對 WE 產生干擾，但干擾在可接受的范圍內，當 8位總線同時由 0 邊 1 時，附

13、近的信號就招架不住了。結論是仿真結果參考，還應留有足夠的余 量。現象二：100M 的數據總線應該算高頻信號，至于這個時鐘信號頻率才 8K，問題不大點評：數據總線的值一般是由控制信號或時鐘 信號的某個邊沿來采樣的，只要爭對這個邊沿保持足夠的建立時間和保持時間即可，此范圍之外有干擾也罷過沖也罷都不會有多大影響（當然過沖最好不要超過所能承受的最大電壓值），但時鐘信號不管頻率多低（其實頻譜范圍是很寬的），它的邊沿才是關鍵的，必須保證其單調性，并且跳變時間需在一定范圍內。現象三：既然是數字信號，邊沿當然是越陡越好點評：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號就越容易輻射（如微波電

14、臺可做成，而長波電臺很多國家都做不出來），也就越容易干擾別的信號，而自身在導線上的傳輸質量卻變得越差，因此能用低速的盡量使用低速，。現象四：為保證干凈的電源，去偶電容是多多益善點評：總的來說去偶電容越多電源當然會更平穩，但太多了也有不利：浪費成本、布線、上電沖擊電流太大等。去偶電容的設計關鍵是要選對容量并且放對地方，一般的手冊都有爭對去偶電容的設計參考，最好按手冊去做。現象五：信號匹配真麻煩，如何才能匹配好呢？點 評：總的原則是當信號在導線上的傳輸時間超過其跳變時間時，信號的反射問題才顯得重要。信號產生反射的原因是線路阻抗的不均勻造成的，匹配的目的就是為了 使驅動端、負載端及傳輸線的阻抗變得接

15、近，但能否匹配得好，與信號線在 PCB 上的拓撲結構也有很大關系，傳輸線上的一條分支、一個過孔、一個拐角、一個接 插件、不同位置與地線距離的改變等都將使阻抗產生變化，而且這些將使反射波形變得異常復雜，很難匹配，因此高速信號僅使用點到點的方式，盡可能地減少 過孔、拐角等問題。五：可靠性設計現象一：這塊單板已小批量生產了，經過長時間測試沒發現任何問題點評：硬件設計和應 用必須符合相關規范，尤其是手冊中提到的所有參數（耐壓、I/O 電平范圍、電流、時序、溫度 PCB 布線、電源質量等），不能光靠試驗來驗證。公司有不 少產品都有過慘痛的教訓，產品賣了一兩年，IC 廠家換了個生產線，咱們的板子就不轉了，原因就是人家的參數發生了點變化，但并沒有超出手冊的范圍。如 果你以手冊為準，那他怎么變化都不怕，如果參數變得超出手冊范圍了還可找他索賠（假如這時你的板子還能轉，那你的可靠性就更牛了）。現象二：這部分電路只要要求這樣設計就不會有問題點評：硬件上很多電氣特性直接受控制，但是經常發生意外的，程序跑飛了之后無法預料會操作。設計者應確保不論做什么