1、電子系統設計(Design of Electronic System)2005-2-241內容前言課程信息課程內容數字系統設計概述硬件描述語言介紹2課程信息教師：紀金松 中國科學技術大學計算機系 體系結構實驗室 課程時間：授課: 40 學時上機: 20 學時課程地點：授課: 南區B402上機: 西區電三樓518?3課程信息教材VHDL硬件描述語言與數字邏輯電路設計(修訂版)西安電子科技大學出版社 候伯亨 顧新 編著課程主頁：成績：上課（10）作業（10）上機（30）考試（50）4內容前言課程信息課程內容數字系統設計概述硬件描述語言介紹5課程內容數字系統設計概述硬件描述語言介紹VHDL語言介紹數

2、字系統設計舉例6課程內容VHDL語言介紹基本結構數據類型描述方式描述語句邏輯設計仿真與測試邏輯綜合7內容前言課程信息課程內容數字系統設計概述硬件描述語言介紹8電子系統若干相互聯接、相互作用的基本電路組成的具有特定功能的電路整體 可以完成一個特定功能的完整的電子裝置9電子系統組成框圖模擬系統數字系統10數字系統是對數字信息進行存儲、傳輸、處理的電子系統一般由若干數字電路和邏輯功能部件組成，并由一個控制部件統一指揮。邏輯部件擔負系統的局部任務，完成子系統的功能。11數字系統 vs 模擬系統穩定性精確性可靠性模塊化12基本數字系統結構13設計對比舉例簡單的例子課本的例子14簡單例子設計如下邏輯電路:

3、15傳統的設計1、選擇邏輯器件74LS04,74LS08,74LS322、查詢器件手冊引腳位置和芯片使用方法等3、繪制電路圖4、實際調試16傳統的設計電路圖17硬件描述語言設計1、分析邏輯2、語言描述3、邏輯綜合4、下載18硬件描述語言設計library ieee;use ieee.std_logic_1164.all;entity example1 isport( A: in std_logic;B: in std_logic;C: in std_logic;F: out std_logic);end example1; architecture behav of example1 isbe

4、gin F 門級網表制造ASIC芯片下載到FPGA里31硬件邏輯設計傳統的系統設計方法自下而上的設計方法采用通用的邏輯元器件設計后期進行仿真和調試主要設計文件是電原理圖32硬件邏輯設計采用硬件描述語言的電路設計方法采用自上而下的設計方法可大量采用ASIC芯片采用系統早期仿真降低硬件電路設計難度主要設計文件為HDL源代碼33設計流程對比34內容前言課程信息課程內容數字系統設計概述硬件描述語言介紹35硬件描述語言描述硬件電路的語言功能信號連接關系定時關系36和C語言比較相同點都有語句,塊結構,變量,常數,操作符,某些相同關鍵字等不同點C語言是順序的串行計算模型硬件描述語言最終翻譯成邏輯門,而不是指

5、令HDL硬件默認是并行執行的,要串行執行需經特殊構造37各種硬件描述語言ABEL-HDLAHDLVHDLVerilog HDLActive-HDL ?38各種硬件描述語言SuperlogSystem CSystemVerilog39ABEL-HDL早期的可編程邏輯器件(PLD)支持的表達形式邏輯方程真值表狀態圖常用于GAL邏輯的表示40ABEL-HDL例子一個帶三態控制的四輸入與非門的ABEL-HDL模塊源程序MODULEgal5 /模塊GAL5開始TITLEabel input file /標題語句UO5 device P16V8C /器件說明a,b,c,dPIN2,3,4,5; /輸入管腳

6、說明f PIN 12; /輸出管腳說明 ENB PIN 6 /三態控制說明h,l,x,z=1,0,.x.,.Z.; /常量定義，便于向量測試用EQUATIONGS /邏輯方程描述部f=!(a&b&c&d); enable f=enb; TEST_VECTORS(enb,a,b,c,d-f) / 測試向量部h,0,.x.,.x.,.x.-1; /.x.表示任意態h,.x.,0,.x.,.x.-1; h,.x.,.x.,0,.x.-1; h,.x.,.x.,.x.,0-1; h,1,1,1,1,-0; 1,x,x,x,x-z; /Z表示高阻態輸出END GAL5 /模塊GAL5結束41AHDLAL

7、TERA公司發明的HDL易學易用缺點是移植性不好，通常只用于ALTERA自己的開發系統。 42AHDL例子一個七段數碼管的譯碼邏輯的例子SUBDESIGN 7segment -子設計段( i3.0 : INPUT; -輸入端口聲明 a, b, c, d, e, f, g : OUTPUT; -輸出端口聲明 )BEGIN -邏輯段開始 TABLE -譯碼表 i3.0 = a, b, c, d, e, f, g; - 表頭 H“0” = 1, 1, 1, 1, 1, 1, 0; -數據 H“1” = 0, 1, 1, 0, 0, 0, 0; H“2” = 1, 1, 0, 1, 1, 0, 1;

8、H“3” = 1, 1, 1, 1, 0, 0, 1; H“4” = 0, 1, 1, 0, 0, 1, 1; H“5” = 1, 0, 1, 1, 0, 1, 1; H“6” = 1, 0, 1, 1, 1, 1, 1; H“7” = 1, 1, 1, 0, 0, 0, 0; H“8” = 1, 1, 1, 1, 1, 1, 1; H“9” = 1, 1, 1, 1, 0, 1, 1; H“A” = 1, 1, 1, 0, 1, 1, 1; H“B” = 0, 0, 1, 1, 1, 1, 1; H“C” = 1, 0, 0, 1, 1, 1, 0; H“D” = 0, 1, 1, 1, 1

9、, 0, 1; H“E” = 1, 0, 0, 1, 1, 1, 1; H“F” = 1, 0, 0, 0, 1, 1, 1; END TABLE; -表格結束 END; -邏輯段結束43VHDL1980年 美國國防部開始開發1987 IEEE標準化IEEE-1076-19871993 修訂IEEE-1076-1993提供從門級到系統級的硬件建模VHSIC Hardware Description LanguageVery High Speed Integrated Circuit44VHDL層次結構性(設計方法靈活)強的行為(功能)描述能力相對獨立性(與工藝無關)可重用性45VHDL例子li

10、brary ieee;use ieee.std_logic_1164.all;entity AND_ent isport( x: in std_logic;y: in std_logic;F: out std_logic);end AND_ent; architecture behav2 of AND_ent isbegin F = x and y;end behav2;architecture behav1 of AND_ent isbegin process(x, y) begin - compare to truth table if (x=1) and (y=1) then F = 1

11、;else F = 0;end if; end process;end behav1;Fxy定義在 std_logic上的操作信號賦值 (a “wire”)注釋46Verilog HDL1983年 Phil Moorby GDA（GateWay Design Automation）1984 Verilog-XL1995年 IEEE 1364-19952001年 IEEE 1364-2001適于寄存器傳輸級（）和門電路級的描述47Verilog HDL例子module inverter /模塊名 (in, out); /模塊的接口聲明outputout; /接口和信號的屬性聲明input in;assign out = !in; /邏輯endmodule /模塊結束48Superlog1999年Co-Design公司發布Superlog TMSuper VerilogVerilog的擴展結合C/C+的語言特點Co-Design被Synopsys兼并49Superlog的體系結構50System C開放式C+擴展語言利用標準軟件語言并添加結構性和系統性功能