1、 數(shù)字系統(tǒng)設(shè)計(jì)方法內(nèi)容綱要數(shù)字系統(tǒng)的層次化結(jié)構(gòu)數(shù)字系統(tǒng)設(shè)計(jì)過程的四個(gè)級別：性能級、功能級、結(jié)構(gòu)級、物理級。自頂向下（top-down）設(shè)計(jì)方法自頂向下的設(shè)計(jì)方法是一種由抽象的定義到具體的實(shí)現(xiàn)、由高層次到低層次的轉(zhuǎn)換逐步求精的設(shè)計(jì)方法。模塊設(shè)計(jì)（系統(tǒng)設(shè)計(jì)）模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)子功能，通過仔細(xì)定義和描述的子系統(tǒng)來實(shí)現(xiàn)相應(yīng)子功能。設(shè)計(jì)舉例：串行數(shù)據(jù)接收器詳述串行數(shù)據(jù)接收器的設(shè)計(jì)過程設(shè)計(jì)舉例：迭代技術(shù)從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過程當(dāng)中，迭代是一類很有用的技術(shù)。可編程專用芯片設(shè)計(jì)的流程數(shù)字系統(tǒng)層次化結(jié)構(gòu)數(shù)字系統(tǒng)設(shè)計(jì)過程可以分為四個(gè)層次：性能級功能級結(jié)構(gòu)級物理級系統(tǒng)設(shè)計(jì)：將性能

2、級的說明映射為功能級的設(shè)計(jì)過程邏輯設(shè)計(jì)：將功能級的描述轉(zhuǎn)換為結(jié)構(gòu)（邏輯）的過程物理設(shè)計(jì)：將邏輯結(jié)構(gòu)轉(zhuǎn)換為物理級（電路）的實(shí)現(xiàn)性能級功能級系統(tǒng)設(shè)計(jì)邏輯設(shè)計(jì)結(jié)構(gòu)級物理設(shè)計(jì)物理級數(shù)字系統(tǒng)層次化結(jié)構(gòu)數(shù)字系統(tǒng)設(shè)計(jì)的四個(gè)層次 性能級：要求回答開發(fā)系統(tǒng)“做什么”這個(gè)問題功能級：把系統(tǒng)劃分為若干子系統(tǒng)結(jié)構(gòu)級：將模塊的功能描述轉(zhuǎn)化為實(shí)現(xiàn)模塊功能的具體硬件和軟件的描述物理級：物理級也稱為電路級。它把上一步描述功能的算法轉(zhuǎn)為物理實(shí)現(xiàn)自頂向下設(shè)計(jì)方法性能級功能級系統(tǒng)設(shè)計(jì)邏輯設(shè)計(jì)結(jié)構(gòu)級物理設(shè)計(jì)物理級 自頂向下的設(shè)計(jì)方法采用系統(tǒng)層次結(jié)構(gòu)，將系統(tǒng)的設(shè)計(jì)分成幾個(gè)層次進(jìn)行描述。 由系統(tǒng)的性能級描述導(dǎo)出實(shí)現(xiàn)系統(tǒng)功能的算法，即系統(tǒng)

3、設(shè)計(jì)。 由功能級描述設(shè)計(jì)出系統(tǒng)結(jié)構(gòu)框圖，然后進(jìn)行邏輯設(shè)計(jì)，詳細(xì)給出實(shí)現(xiàn)系統(tǒng)的硬件和軟件描述。模塊技術(shù)(系統(tǒng)設(shè)計(jì)) 模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)子功能，通過仔細(xì)定義和描述的子系統(tǒng)來實(shí)現(xiàn)相應(yīng)子功能。模塊技術(shù)是系統(tǒng)設(shè)計(jì)中的主要技術(shù) 一個(gè)系統(tǒng)的實(shí)現(xiàn)可以有多種方案，劃分功能模塊也有多種模塊結(jié)構(gòu)。結(jié)構(gòu)決定系統(tǒng)的品質(zhì)，一個(gè)結(jié)構(gòu)合理的系統(tǒng)可望通過參數(shù)的調(diào)整獲得最佳的性能。在劃分系統(tǒng)的模塊結(jié)構(gòu)時(shí)，應(yīng)考慮以下幾個(gè)方面：限制條件：技術(shù)的先進(jìn)性和可行性、經(jīng)費(fèi)、開發(fā)時(shí)間、可獲得的資料等期望的目標(biāo)：功能、易理解性、可靠性、易維護(hù)性等如何將系統(tǒng)劃分為一組相對獨(dú)立又相互聯(lián)系的模塊模塊之間有哪些數(shù)據(jù)流和控制流信息如

4、何有規(guī)則地控制各模塊交互作用如何評價(jià)模塊結(jié)構(gòu)的質(zhì)量模塊技術(shù)(系統(tǒng)設(shè)計(jì))系統(tǒng)模塊結(jié)構(gòu)的方法模塊結(jié)構(gòu)框圖：以框圖的形式表示系統(tǒng)由哪些模塊組成以及模塊之間的相互關(guān)系。模塊功能說明：采用自然語言或?qū)Ｓ谜Z言，以算法形式描述模塊的輸入/輸出信號和模塊的功能、作用和限制。例：串行數(shù)據(jù)接收器性能級設(shè)計(jì)數(shù)據(jù)多少位？傳輸格式？傳輸速率？信號電平？其他？ 設(shè)串行數(shù)據(jù)8位，奇校驗(yàn)，按RS232C格式傳輸（如上圖所示），TTL電平，傳輸速率100KBPS。要求并行輸出接收數(shù)據(jù)且指出所收數(shù)據(jù)是否有奇偶誤差。 系統(tǒng)結(jié)構(gòu)級設(shè)計(jì)設(shè)定輸入輸出變量構(gòu)思數(shù)據(jù)處理器功能部件列出控制器應(yīng)輸出的控制信號列出數(shù)據(jù)處理器應(yīng)輸出的狀態(tài)信號外部輸

5、入數(shù)據(jù)為X ，輸出分別為Z(8位數(shù)據(jù))，C（輸出標(biāo)志），P（奇偶誤差指示）。其中：C=1 輸出數(shù)據(jù)有效；C=0 輸出數(shù)據(jù)無效P=1 有奇偶誤差； P=0 無奇偶誤差移位寄存器(R), 計(jì)數(shù)器(CNT), 觸發(fā)器(C), 觸發(fā)器(P)和相關(guān)組合邏輯等清零信號，移位信號，計(jì)數(shù)控制信號，觸發(fā)器P和觸發(fā)器C置1置0信號等起始信號，收到8位，奇偶誤差例：串行數(shù)據(jù)接收器根據(jù)上面的分析，可以得到系統(tǒng)的結(jié)構(gòu)框圖如下:組合電路CNTRCP控制器XZST控制器應(yīng)該輸出的信號：清零信號、移位信號、計(jì)數(shù)器控制信號、觸發(fā)器P和觸發(fā)器C置1置0信號。數(shù)據(jù)處理器反饋給控制器的信號：起始信號、已收到8位數(shù)據(jù)、有奇偶誤差虛線框

6、內(nèi)對應(yīng)的是數(shù)據(jù)處理器例：串行數(shù)據(jù)接收器邏輯級設(shè)計(jì)：(A) 處理器設(shè)計(jì)和選擇各功能部件: 右移移位寄存器 74194 計(jì)數(shù)器 74163 觸發(fā)器 741109 奇偶校驗(yàn)電路 743280定義處理器狀態(tài)信號, 列出狀態(tài)變量表設(shè)處理器的輸出狀態(tài)信息為S1（起始位），S2（已收到8位），S3（有奇偶誤差），如表：例：串行數(shù)據(jù)接收器畫出數(shù)據(jù)處理器邏輯圖:例：串行數(shù)據(jù)接收器T1194DsrQ3Q0 Q3MAMBT1194DsrQ3Q0 Q3MAMBZ(MSB)Z(LSB)T1163S1CrQDS2QKJQT1190QKJQT1190+S2xSTCPCLRREADSTCS144T3280FE8S3xz串行數(shù)

7、據(jù)接收器數(shù)據(jù)處理器邏輯圖例：串行數(shù)據(jù)接收器邏輯級設(shè)計(jì)：(B) 控制器1.根據(jù)系統(tǒng)功能畫控制器的ASM圖(右圖)：S1CLRS2S3READSTCPSTCT00T11011002.求控制器邏輯表達(dá)式和控制信號表達(dá)式如下：3.畫出控制器的邏輯圖：例：串行數(shù)據(jù)接收器QQDS1S2S3STCPCLRREADSTCCRT1T0+串行數(shù)據(jù)接收器控制器邏輯圖串行數(shù)據(jù)接收器物理級設(shè)計(jì)：系統(tǒng)布局、布線、PCB、組裝、調(diào)試等（略）至此，我們完成了串行數(shù)據(jù)接收器的整個(gè)設(shè)計(jì)工作。由于其本身功能就不復(fù)雜，所以其設(shè)計(jì)工作不太復(fù)雜。用VHDL可以輕松的簡化設(shè)計(jì)過程(當(dāng)然，設(shè)計(jì)思路仍然是自頂而下的設(shè)計(jì)方法和模塊劃分)，使設(shè)計(jì)

8、過程盡可能脫離硬件。具體程序見教材P127給出的VHDL實(shí)現(xiàn)。迭代技術(shù) 從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過程當(dāng)中，迭代是一類很有用的技術(shù)。 迭代的思想是利用問題本身包含的結(jié)構(gòu)特性，用簡單的邏輯子網(wǎng)絡(luò)代替復(fù)雜的組合邏輯網(wǎng)絡(luò)，實(shí)現(xiàn)要求的處理功能。從而最大限度降低了邏輯網(wǎng)絡(luò)的設(shè)計(jì)難度，簡化了設(shè)計(jì)過程。提高系統(tǒng)的性能/價(jià)格比。 迭代可以是時(shí)間意義上的迭代，即由簡單的邏輯子網(wǎng)絡(luò)，在時(shí)鐘控制下對被處理的信息重復(fù)執(zhí)行基本的運(yùn)算，最終以串行處理的方式完成復(fù)雜網(wǎng)絡(luò)所要完成的功能。 迭代也可以是空間意義上的迭代，即由簡單的邏輯子網(wǎng)絡(luò)重復(fù)組合，以并行處理方式完成復(fù)雜網(wǎng)絡(luò)的功能 當(dāng)然，也可以是時(shí)間迭代和空間迭代的組

9、合。網(wǎng)絡(luò)輸入迭代技術(shù)空間迭代網(wǎng)絡(luò)基本模型 由于迭代網(wǎng)絡(luò)是結(jié)構(gòu)高度重復(fù)的組合邏輯網(wǎng)絡(luò)，所以有可能利用結(jié)構(gòu)相同的子網(wǎng)絡(luò)作為單元電路，通過適當(dāng)?shù)拇觼硇纬伤蟮慕Y(jié)構(gòu)，以達(dá)到空間意義上的迭代。下圖(左), 示出了單元電路的一般形式。 單元電路通常有兩種不同類型的輸入，即來自外部的一次輸入和來自串接鏈路前級的二次輸入。同樣輸出也有兩類，即直接輸出到外部的一次輸出和輸出到串接鏈路次級的二次輸出。二次輸入和二次輸出是建立子網(wǎng)絡(luò)之間聯(lián)系的紐帶。 單位1 單位2 單位n 網(wǎng)絡(luò)輸出邊界輸出邊界輸入空間網(wǎng)絡(luò)迭代基本模型 X1jX2jXnjZ1jZ2jZnjy1jy2jymjy1,j+1y2,j+1ym,j+1來自

10、j-1級的二次輸入輸出到j(luò)+1級的二次輸出第j個(gè)子網(wǎng)絡(luò)一次輸入一次輸出迭代技術(shù)時(shí)間迭代網(wǎng)絡(luò)基本模型 子網(wǎng)絡(luò)在時(shí)鐘控制下，接收來自信息寄存器A，E通過移位的串行輸入，在子網(wǎng)絡(luò)內(nèi)作串行處理后，串行輸出到結(jié)果寄存器R1 ，Rn 。 暫存單元C用于寄存子網(wǎng)絡(luò)的二次輸出，以便在時(shí)鐘的下一個(gè)節(jié)拍作為子網(wǎng)絡(luò)的二次輸入?yún)⒓舆\(yùn)算和操作。暫存單元C對應(yīng)空間迭代方式中的邊界輸入。子網(wǎng)絡(luò)R1RnEAC邊界輸出時(shí)鐘y1jymjy1,j+1ym,j+1時(shí)間迭代網(wǎng)絡(luò)基本模型例：4位二進(jìn)制加法器迭代網(wǎng)絡(luò)設(shè)計(jì)分析：根據(jù)二進(jìn)制數(shù)相加的運(yùn)算規(guī)則可知，任意一位的和Si等于被加數(shù) Ai、Bi及來自低位的進(jìn)位Ci1，而其進(jìn)位Ci則為相加

11、后的溢出值。實(shí)現(xiàn)1：根據(jù)這個(gè)結(jié)構(gòu)特性，選用全加器FA作為子網(wǎng)絡(luò)的單元電路，以低 位向高位的進(jìn)位值作為子網(wǎng)絡(luò)的二次輸入/輸出，通過空間迭代法構(gòu) 成的四位并行加法器如下圖。通常最低位的進(jìn)位輸入Cin置為0，而 最高位的Cout作為溢出標(biāo)志。FAFAFAFAA1A4A3A2B4B3B2B1S4S3S2S1C3COUT = C4C1C2Cin四位并行加法器例：4位二進(jìn)制加法器迭代網(wǎng)絡(luò)設(shè)計(jì)實(shí)現(xiàn)2：下圖是通過時(shí)間迭代法實(shí)現(xiàn)的4位串行加法器。分 析：該網(wǎng)絡(luò)在時(shí)鐘的控制下，從兩個(gè)移位寄存器A和B的低位端串行輸 出一位加數(shù)和被加數(shù)，在全加器FA中生成相應(yīng)的和及進(jìn)位，和作 為結(jié)果存入S寄存器，進(jìn)位則由D觸發(fā)器寄存

12、作為高一位的二次輸 入 。D觸發(fā)器的初置值為0，其終值表示了溢出標(biāo)志。四位串行加法器迭代技術(shù)二維迭代網(wǎng)絡(luò) 前面介紹的都是利用子網(wǎng)絡(luò)作為基本單元，在時(shí)間或空間意義上重復(fù)構(gòu)成的一維迭代網(wǎng)絡(luò)。 也可以利用基本單元構(gòu)成二維或多維網(wǎng)絡(luò)。二維迭代網(wǎng)絡(luò)可以用多種方法構(gòu)成：完全空間意義上的迭代完全時(shí)間意義上的迭代水平方向?yàn)榭臻g迭代，垂直方向?yàn)闀r(shí)間迭代水平方向?yàn)闀r(shí)間迭代，垂直方向?yàn)榭臻g迭代例：乘法器設(shè)計(jì)1、性能級設(shè)計(jì)4位數(shù)字乘法器。2、結(jié)構(gòu)級設(shè)計(jì)方案1：空間迭代分析：方案1通過完全空間意義上的迭代，實(shí)現(xiàn)4位二進(jìn)制數(shù)相乘的迭代網(wǎng)絡(luò)。特點(diǎn)：速度快、硬件復(fù)雜例：乘法器設(shè)計(jì)Ba8Ba4Ba2Ba1Ba8Ba4Ba2Ba

13、1Ba8Ba4Ba2Ba1Ba8Ba4Ba2Ba100000000b1b4b3b2P1P2P4P8P16P32P64P128方案2：時(shí)間迭代部分積左移累加算法例：乘法器設(shè)計(jì)方案2：時(shí)間迭代部分積左移累加算法例：乘法器設(shè)計(jì)A7 A6 A5 A4 A3 A2 A1 A0M7 M6 M5 M4 M3 M2 M1 M0Q7 Q6 Q5 Q4可控全加器控制器左移命令右移命令乘數(shù)寄存器Q累加寄存器A被乘數(shù)寄存器M加命令方案2：時(shí)間迭代部分積左移累加算法優(yōu)點(diǎn)：直觀 缺點(diǎn)：寄存器利用率低例：乘法器設(shè)計(jì)方案2：時(shí)間迭代部分和右移與部分積累加算法例：乘法器設(shè)計(jì)可控全加器控制器右移命令乘數(shù)寄存器Q累加寄存器A被乘數(shù)

14、寄存器M加命令A(yù)r-1A2A1A0Mr-1M2M1M0Qr-1Q2Q1Q0方案2：時(shí)間迭代部分和右移與部分積累加算法優(yōu)點(diǎn)：寄存器利用率高。 例：乘法器設(shè)計(jì)經(jīng)比較，決定采用下面的系統(tǒng)結(jié)構(gòu)圖：例：乘法器設(shè)計(jì)Ar-1A0Qr-1Q0M組合邏輯網(wǎng)絡(luò)控制單元AQTSCNTZ總結(jié)數(shù)字系統(tǒng)設(shè)計(jì)過程可以分為4個(gè)層次：性能級功能級系統(tǒng)設(shè)計(jì)邏輯設(shè)計(jì)結(jié)構(gòu)級物理設(shè)計(jì)物理級性能級：明確要“做什么”功能級：將功能劃分為模塊結(jié)構(gòu)級：把系統(tǒng)劃分為若干子系統(tǒng)物理級：將結(jié)構(gòu)級中描述功能的算法轉(zhuǎn)換成物理實(shí)現(xiàn) 自頂向下的設(shè)計(jì)方法是一種由抽象的定義到具體的實(shí)現(xiàn)、由高層次到低層次的轉(zhuǎn)換逐步求精的設(shè)計(jì)方法，并在設(shè)計(jì)過程中不斷修正錯(cuò)誤。 這

15、種設(shè)計(jì)方法更加接近人的一般思維方式，利于更高效的設(shè)計(jì)開發(fā)。總結(jié)模塊技術(shù)模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)子功能，通過仔細(xì)定義和描述的子系統(tǒng)來實(shí)現(xiàn)相應(yīng)子功能。迭代技術(shù)時(shí)間意義上的迭代空間意義上的迭代二維迭代網(wǎng)絡(luò)可編程專用芯片設(shè)計(jì)專用芯片的設(shè)計(jì)要求： 為了將產(chǎn)品推出市場，必須保證產(chǎn)品符合一定的設(shè)計(jì)要求。穩(wěn)定可靠滿足客戶基本需要可維護(hù)和可繼承，便于改進(jìn)和升級設(shè)計(jì)規(guī)范可用的產(chǎn)品可移植性，便于技術(shù)經(jīng)驗(yàn)共享，加快設(shè)計(jì)進(jìn)度可編程專用芯片設(shè)計(jì)可編程專用芯片設(shè)計(jì)最基本的流程是：確定關(guān)鍵電路時(shí)序和模塊間接口時(shí)序具體電路設(shè)計(jì)設(shè)計(jì)驗(yàn)證功能模塊劃分設(shè)計(jì)目標(biāo)分析可編程專用芯片設(shè)計(jì)設(shè)計(jì)目標(biāo)分析： 主要目的是確定芯片的

16、功能需求，一般應(yīng)按照產(chǎn)品的發(fā)展計(jì)劃，將目標(biāo)分若干步驟來實(shí)現(xiàn)。基本目標(biāo)：確定基本功能目標(biāo)設(shè)計(jì)分析可能目標(biāo)：分析未來可能增加的功能階段目標(biāo)：確定劃分階段ASIC計(jì)劃：確定是否轉(zhuǎn)ASIC，什么時(shí)候轉(zhuǎn)ASIC可編程專用芯片設(shè)計(jì)功能模塊劃分： 主要目的是讓設(shè)計(jì)層次分明，條理清晰。 設(shè)計(jì)時(shí)序在模塊劃分中對于數(shù)字電路設(shè)計(jì)異常重要，這與軟件編程中模塊劃分有很大的不同。軟件設(shè)計(jì)電路設(shè)計(jì)區(qū)別直接進(jìn)行功能模塊的劃分，再進(jìn)行系統(tǒng)聯(lián)調(diào)關(guān)鍵：設(shè)計(jì)各模塊間的接口時(shí)序，確定關(guān)鍵電路的時(shí)序，再進(jìn)行模塊的具體設(shè)計(jì)原因軟件的程序是順序執(zhí)行的，相互間不會(huì)造成影響，不存在時(shí)序的問題硬件電路是并行處理的，時(shí)序是電路中關(guān)鍵的一部分，對電路

17、設(shè)計(jì)有決定性的影響打比方一個(gè)人可以決定什么時(shí)候做什么事，不會(huì)造成沖突多個(gè)人協(xié)作時(shí)，就要明細(xì)分工，協(xié)調(diào)，否則一直無成。可編程專用芯片設(shè)計(jì)確定關(guān)鍵電路時(shí)序和模塊間接口時(shí)序： 事實(shí)上，在功能模塊劃分過程中，就必須考慮時(shí)序方面的問題。有時(shí)在確定設(shè)計(jì)目標(biāo)時(shí)，就得考慮關(guān)鍵路徑時(shí)序。 在做總體方案時(shí)，應(yīng)該深入模塊間的時(shí)序劃分，關(guān)鍵時(shí)序確定。“時(shí)序是實(shí)現(xiàn)設(shè)計(jì)出來的，而不是事后測出來的”。 當(dāng)我們的電路不能滿足時(shí)序的要求時(shí)，甚至需要更改整個(gè)設(shè)計(jì)。可編程專用芯片設(shè)計(jì)設(shè)計(jì)實(shí)例 設(shè)計(jì)要求是每60ns輸出一個(gè)數(shù)據(jù)(DATA)，這是設(shè)計(jì)原圖：DINADOUTRAM2567DINADOUTRAM326觸發(fā)器輸出組合邏輯觸發(fā)器輸出觸發(fā)器+1WENA0WENA1CLK模塊0模塊1關(guān)鍵路徑 60nsDATA 2567的同步RAM延時(shí)加上其后的RAM延時(shí)超過60ns，無法達(dá)到設(shè)計(jì)要求。類似產(chǎn)品在僅有一個(gè)工序時(shí)無法按時(shí)完成。可編程專用芯片設(shè)計(jì)這是改進(jìn)后的設(shè)計(jì)：(使用流水線結(jié)構(gòu)) DINADOUTRAM256*7DINADOUTRAM32*6觸發(fā)器輸出組合邏輯觸發(fā)器輸出觸發(fā)器+1WENA0WENA1CLK模