1、通信1105班-11214048-潘剛北京交通大學用CMOS傳輸門和CMOS非門設計邊沿D觸發器 通信1105班11214048潘剛2013/11/26 目錄摘要4關鍵字4正文5一 電路結構圖組成511 CMOS傳輸門512 COMS反相器613 CMOS與非門714總體電路7二 電路工作原理8三 特征方程、特征表、激勵表與狀態圖931特征方程932 特征表933 激勵表934 狀態圖9四 激勵信號D的保持時間和時鐘CP的最大頻率10五 設計的D觸發器轉換成JK觸發器和T觸發器1051 D觸發器轉換為JK觸發器1052 D觸發器轉換為T觸發器11六 CMOS構成的D觸發器與TTL構成的D觸發器

2、比較11七 拓展與應用1471三值COMS反相器1472異步置位和異步復位的D觸發器1573單鎖存器CMOS靜態觸發器15八 總結17參考文獻18用CMOS傳輸門和CMOS非門設計邊沿D觸發器Using CMOS transmission gate and the CMOS not gate design edge D flip-flop摘要文用CMOS傳輸門和CMOS非門設計邊沿D觸發器。說明電路組成結構；闡述電路工作原理；寫出特征方程，畫出特征表，激勵表與狀態圖；計算出激勵信號D的保持時間和時鐘CP的最大頻率；將設計的D觸發器轉換成JK觸發器和T觸發器。最后闡述了自己學習數字電子技術的感悟

3、和總結。關鍵詞：CMOS非門 CMOS傳輸門 D觸發器 TTL與CMOSAbstractThis paper mainly studied how to use CMOS transmission door and CMOS NOT gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS nand gate principle; Then design a CMOS transmission door and CMOS NOT gate design edge D flip-flop; Thi

4、s circuit principle of work, Write characteristic equation, draw the feature list, incentive table and state diagram; To calculate the excitation signal D retention time and clock CPs maximum frequency; The design of the D flip-flop into JK flip-flop and T trigger. Expositing the feelings and conclu

5、sion after studying the digital electronic technique at last.Keywords：CMOS NOT gate;CMOS transmission gate;D flip-flop;TTL and CMOS一、 電路結構組成1.1 CMOS傳輸門圖1傳輸門的結構圖原理：所謂傳輸門（TG）就是一種傳輸模擬信號的模擬開關。CMOS傳輸門由一個P溝道和一個N溝道增強型MOS管并聯而成，如上圖所示。設它們的開啟電壓|VT|=2V且輸入模擬信號的變化范圍為0V到+5V。為使襯底與漏源極之間的PN結任何時刻都不致正偏，故T2的襯底接+5V電壓，而T1

6、的襯底接地。傳輸門的工作情況如下：當C端接低電壓0V時T1的柵壓即為0V，vI取0V到+5V范圍內的任意值時，TN均不導通。同時,TP的柵壓為+5V，TP亦不導通。可見，當C端接低電壓時，開關是斷開的。為使開關接通，可將C端接高電壓+5V。此時T1的柵壓為+5V，vI在0V到+3V的范圍內，TN導通。同時T2的棚壓為-5V，vI在2V到+5V的范圍內T2將導通。由上分析可知，當vI+3V時，僅有T1導通，而當vI+3V時，僅有T2導通當vI在2V到+3V的范圍內，T1和T2兩管均導通。進一步分析還可看到，一管導通的程度愈深，另一管的導通程度則相應地減小。換句話說，當一管的導通電阻減小，則另一管

7、的導通電阻就增加。由于兩管系并聯運行，可近似地認為開關的導通電阻近似為一常數。這是CMOS傳輸出門的優點。1.2 CMOS反相器圖2 CMOS反相器結構CMOS反相器電路圖如上圖，其中上面的為PMOS管，下面的為NMOS管，兩管電氣特性完全對稱。為使襯底與漏源之間的PN結始終反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接在電路的最高電位。兩管的柵極相連為輸入端，漏極相連為輸出端，T2 管的源極S2接UDD而T1 管的源極S1接地。NMOS管的柵源開啟電壓UT10，PMOS管的柵源開啟電壓UT2（UT1 +UT2），UDD取值范圍較大，可以在3到18V之間。當輸入低電平UI

8、L=0時，UGS1UT2，T2導通，內阻很小。電路中電流近似為0，輸出為高電平UOHUDD 。同理，當輸入為高電平UIH = UDD 時，T1 導通，T2 截止，輸出為低電平UOL0。可見電路實現非邏輯功能。對于CMOS反相器，不論輸入高電平還是低電平，T1 和T2 總是有一個工作在導通狀態，一個工作在截止狀態，即兩管工作在互補狀態。因此，該電路稱為互補型MOS電路。因為CMOS反相器工作時兩管只有一個是導通的，所以電路輸出阻抗很小，有效地減少了對負載電容的充放電時間，因此CMOS門電路工作速度快，甚至可以用TTL門電路媲美。又因為CMOS電路工作時，總有一管截止，因此電源靜態電流非常小，電路

9、靜態功耗極低，一般在納瓦數量級。此外由于CMOS門輸入阻抗高，所以CMOS電路級聯時扇出系數很大。1.3 CMOS與非門 圖3 與非門的結構圖原理：CMOS與非門的組成如上圖所示，其工作原理如下： A=0，B=0時，T1、T2并聯（ON），T3、T4串聯（OFF），輸出Y=1。 A=0，B=1時，T1（OFF），T2（ON），T4（ON），T3（OFF），輸出Y=1。 A=1，B=0時，T1（ON），T2（OFF），T3（ON），T4（OFF），輸出Y=1。 A=1，B=1時，T1、T2并聯（OFF），T3、T4串聯（ON），輸出Y=0。因此構成與非的關系。1.4總體電路圖4 D觸發器結構圖傳

10、統的邊沿D觸發器電路已為大家熟知，在此基礎上，用CMOS傳輸門（TG）和CMOS非門(G)設計；由此該電路的整體構造如圖3所示。圖5 Multism仿真圖圖6 Multisim仿真結果CMOS傳輸門和非門構成的D觸發器,非門G1、G2和傳輸門TG1、TG2組成了主觸發器；非門G3、G4和傳輸門TG3、TG4組成了從觸發器。TG1和TG3分別為主觸發器和從觸發器的輸入控制門。根據CMOS傳輸門的工作原理和圖中控制信號的極性標注可知,當傳輸門TG1、TG4導通時,TG2、TG3截止;反之,當TG1、TG4截止時,TG2、TG3導通二、 電路工作原理2.1 CP=0,TG1導通,TG2截止,D端輸入

11、信號送人主觸發器中,G1=，G2=D此時觸發器尚未形成反饋連接,不能自行保持。Q1、Q2跟隨器形成反饋連接,維持原狀態不變,而且它與主觸發器的聯系被TG3切斷。2.2 當CP的上升沿到達(即CP跳變為1)時,TG1截止,TG2導通,切斷了D信號的輸入, G1輸入端電壓不會立即消失,于是G1在TG1截止前的狀態被保存下來;同時由于TG3導通、TG4截止,主觸發器的狀態通過TG3和G3送到了輸出端,使Q=G4=D，=G3=。2.3 在CP=1期間,Q=G3=D的狀態一直不會改變。2.4 直到CP下降沿到達時(即CP跳變為0),TG2、TG3又截止,TG1、TG4又導通,主觸發器又開始接收D端新數據

12、,從觸發器維持已轉換后的狀態。可見,這種觸發器的動作特點是輸出端的狀態轉換發生在CP的上升沿,而且觸發器所保持的狀態僅僅取決于CP下降沿到達時的輸入狀態。正因為觸發器輸出端狀態的轉換發生在CP的上升沿,所以這是一個CP上升沿觸發的邊沿觸發器,CP上升沿為有效觸發沿。若將四個傳輸門的控制信號CP和 極性都換成相反的狀態,則CP下降沿為有效沿。三、 特征方程，特征表，激勵表與狀態圖3.1 特征方程： Qn+1=D 3.2特征表：特征表DQn+10011表1 特征表3.3激勵表：激勵表QnQn+1D000011100111表2 激勵表3.4狀態圖：圖7 狀態圖四、 激勵信號D的保持時間和時鐘CP的最

13、大頻率這個CMOS D觸發器是上升沿觸發器，根據CMOS管特性可得，上圖中所示四個傳輸門具有傳輸延遲t1，五個非門也具有延遲t2，傳輸門控制端在導通和截止轉換時會存在延遲t3。但是其實傳輸門的的延時很小只有納秒，而非門卻有幾十納秒因此，t1t3幾乎可以忽略不計。所以，輸入信號D只有在CP跳變之前的時間里準備好,觸發器才能將數據鎖存到Q輸出端口，因此建立時間等于t1+t2。在CP跳變為0之后的一段時間內，D信號不能發生變化，也就是所說的要保證信號的保持時間，大小應該是傳輸門的截止導通時間t3。因此D的建立時間應該為（非門延時）。CP時鐘周期，低電平時間應該D的建立時間+兩個非門延時（傳輸門忽略不

14、計），才能保證D順利到達G1和G2之間為。高電平時間應該為從觸發器的兩個非門延時。（傳輸門忽略不計）因此如果時鐘周期是占空比為50%的方波，那么最大頻率應該為；若為占空比任意的方波，則最大頻率應該為。五、 設計的D觸發器轉換成JK觸發器和T觸發器5.1 D觸發器轉換成JK觸發器圖8 D發器轉JK觸發器J觸發器特征方程：D觸發器特征方程：比較得：若用與非門實現，則：5.2 JK觸發器轉換成T觸發器圖9 D觸發器轉換稱T觸發器電路圖T觸發器特征方程：J觸發器特征方程：只要將JK觸發器的JK端相連作T端即可實現六、CMOS構成的D觸發器與TTL構成的D觸發器比較74LS47和74HC47都是雙D觸發

15、器，其功能比較的多，可用作寄存器，移位寄存器，振蕩器，單穩態，分頻計數器等功能。不同的是74LS74是由TTL門電路構成而74HC74是由CMOS門電路構成，下面我將分析比較兩塊芯片的功能。6.1 74LS47簡介74LS74是帶預置和清除端的兩組D觸發器，且D觸發器是由TTL構成，所以對此芯片的研究可以得出TTL構成的D觸發器的各種性能。如圖7.1.1是74LS74的引腳功能圖。 圖10 74LS74引腳功能圖CLK1、CLK2 時鐘輸入端D1、D2 數據輸入端Q1、Q2、Q1、Q2 輸出端CLR1、CLR2 復位端PR1、PR2 置位端VCC 正電源GND 地6.2 CD4013簡介CD4

16、013是由CMOS構成的雙D觸發器，由兩個相同的、相互獨立的數據型觸發器構成。每個觸發器有獨立的數據、置位、復位、時鐘輸入和Q及Q 輸出，此器件可用作移位寄存器，且通過將Q輸出連接到數據輸入，可用作計算器和觸發器。在時鐘上升沿觸發時，加在D輸入端的邏輯電平傳送到Q輸出端。置位和復位與時鐘無關，而分別由置位或復位線上的高電平完成。如圖7.2.1是CD4013引腳功能圖。 圖11 CD4013引腳功能圖CLOCK1、CLOCK2 時鐘輸入端DATA1、DATA2 數據輸入端Q1、Q2、Q1、Q2 輸出端RESET1、RESET2 復位端SET1、SET2 置位端VCC 正電源GND 地6.3 兩者

17、部分參數比較：74LS74CD4013電源電壓 7V 315V輸入電壓 7V -0.50.5+Vcc工作環境 070 -40100輸出高電平電壓 2.7V 14.95V輸出低電平電壓 0.5V 0.05V傳輸延遲 5-10ns25-50ns功耗 20mw500mw表3 74LS74與CD4013參數比較通過對比表中的數據，我們可以得出相關結論。從表中我們看出，74LS74輸出高電平為2.7V，輸出低電平為0.5V，兩者差為2.2V。然而CD4013高電平為14.95V，低電平為0.05V，近似為0，兩者差為14.9V，遠遠大于74LS74的電平差。所以可以得到結論CD4013的抗干擾能力更強，

18、即CMOS電路比TTL電路的抗干擾能力強。從功耗一欄中可以看出，74LS74的功耗小于CD4013。因為CMOS是由一個NMOS和一個PMOS構成，是一個互補的結構，當工作時，兩個串聯的場效應管總是一個管子處于導通狀態，一個管子處于截止狀態，所以電路的功耗非常小。然后TTL電路一直處于工作狀態。還可以明顯看出，TTL電路的工作速度優于CMOS電路。通過課上的知識，我們可以知道，TTL電路是電流控制器件，有兩種載流子，CMOS電路是電壓控制器件，有一種載流子。此外，74LS74工作環境為0到70度，而CD4013工作環境為-40到100多攝氏度，所以CD4013的溫度穩定性更好。因為CMOS電路

19、的結構和電氣參數是對稱的，在溫度環境變化的同時，某些參數起到了補償的作用。綜上所述，CMOS電路是電壓控制器件，是單極性電路，由一種載流子進行電傳導。它的主要特點是功耗小，抗干擾能力大，輸入阻抗高，溫度穩定性好。而TTL電路是電流控制器件，是雙極性電路，用電子和空穴兩種載流子進行電傳導。它的主要特點是速度快，驅動能力強。七、拓展與應用7.1 三值COMS反相器圖12 三值COMS反相器1）工作原理分析時鐘信號CP幅度為5 V當CP=5 V時，P1和N3截止，N2導通，輸出預置為165 V；而當CP=O V時，P1和N3導通，N2截止，到13VDD的通路截止，因此輸出取決于輸入：當輸入為0 V時

20、，P2導通，N1截止，輸出上拉至33 V；輸入為165 V時，P2和N1均截止，輸出保持預置電壓165 V；當輸入是33 V時，P2截止，N1導通，輸出下拉至0 V。2）輸入輸出關系時鐘信號CP輸入信號輸出信號5VX1.65V0V0V3.3V0V1.65V1.65V0V3.30V表4 三值COMS反相器輸入輸出關系7.2 異步置位和異步復位的D觸發器圖13 異步置位和異步復位的D觸發器我們在原電路的基礎上做了如圖所示的改進，將四個COMS反相器替換成COMS與非門，當RD=1，SD=0時，實現異步置0；當RD=0，SD=1，實現異步置1，RD，SD信號高電平有效。無論輸入信號D和時鐘信號CP如

21、何變化，當RD=1，SD=0時，G1 輸出一定為1，再通過G3與非門，信號輸出端一定為0。當RD=0，SD=1，G2輸出一定為1，再通過G1 門，輸出一定為0，此信號通過G3 門，與RD=0與非，輸出的結果一定為1。這樣便實現了異步置位的功能。7.3 單鎖存器CMOS靜態觸發器1) 單鎖存器的原理分析單鎖存器D觸發器所用的管子數比傳統的D觸發器少。其簡稱為SL-DFF，該結構是由有效時鐘沿產生一個狹窄的控制脈沖，使鎖存器暫時導通，有效時鐘沿過后，鎖存器就處于鎖定狀態了，完成了D觸發器的功能。其結構圖如圖14。MN5，MP5和MN8，MP8兩個由相反時鐘控制的傳輸門，MN6，MP6和MN7，MP

22、7是兩個反相器，由此構成了D鎖存器。下面的電路被稱為時鐘模塊（clock module，簡稱為CB），它的作用是產生一個狹窄的脈沖信號。MN1、MP1構成反相器，使時鐘信號CLK延遲并且反相為NCLK。MN2，MN3，MP2，MP3構成與非門，CLK上跳時，因反相器的延遲，這個短暫的延遲時間內與非門的兩個輸入端同時為1，故NPHI為0，其他時間與非門兩個輸入端總是至少有一個0，固NPHI為1，PHI為NPHI的補信號，與NPHI共同控制鎖存，僅在NPHI=0，PHI=1，即CLK上升處出現NPHI負窄脈沖使鎖存器導通。之后大部分時間NPHI=1，PHI=0，鎖存器處于保持狀態。圖14 單鎖存CMOS觸發器結構正是由于此電路中只用到了一個鎖存器，所以它節省了芯片的面積，也使電路的性能得到了相應的提高。2）單鎖存器的時序分析傳輸延遲時間傳輸延遲時間為時鐘上升到輸出Q更新的延遲時間，它由兩部分組成，一個是td1時鐘上升至與非門輸出下降的延遲時間，即時鐘邊沿到鎖存器開始導通的時間。另一個為鎖存器導通狀態時，到輸出Q更新的延遲時間。時序圖如圖。 圖15 鎖存器時序圖 圖16 時鐘模塊時序圖鎖存器導通到Q更新的延遲時間從圖中可以看出為tdpQ =td3A + td4A +td5A ，