1、嵌入式系統原理嵌入式系統原理第第7講講計算機科學學院 于山山主講2022-5-15曲阜師范大學 計算機科學學院2第第4章章ARM體系結構體系結構l本章主要介紹以下內容：lARM體系結構版本lARM處理器系列lARM流水線lARM工作模式和工作狀態lARM寄存器組織lARM存儲器組織lARM的異常中斷lAMBA和ARM7TDMI2022-5-15曲阜師范大學 計算機科學學院34.8 AMBA和和ARM7TDMIl介紹以下內容lARM處理器的片上總線AMBAl典型的ARM處理器核ARM7TDMI2022-5-15曲阜師范大學 計算機科學學院44.1 ARM片上總線片上總線-AMBAlARM公司為單

2、個或者多個ARM處理器芯核提供的獨立總線規格說明。l英文全稱是：lAdvanced Microcontroller Bus Architecturel目前版本是3.0版l2.0版AMBA標準定義了三組總線：lAHB(AMBA高性能總線)lASB(AMBA系統總線)lAPB(AMBA外設總線)2022-5-15曲阜師范大學 計算機科學學院5AHB、ASB和和APBlAMBA規范定義了3種總線：lAHB(Advanced High-performance Bus)l用于連接高性能系統模塊。它支持突發(burst)數據傳送方式及單個數據傳送方式，所有時序都以單一時鐘的沿為基準。lASB(Advanc

3、ed System Bus)l用于連接高性能系統模塊，它支持突發數據傳送模式。lAPB(Advance Peripheral Bus)l為低性能的外圍部件提供較簡單的接口。2022-5-15曲阜師范大學 計算機科學學院6典型的基于典型的基于AMBA的的SOC系統系統l一個典型的基于AMBA的微控制器將使用AHB或ASB總線，再加上APB總線，如右圖所示。lASB總線是舊版的系統總線；而AHB則較晚推出，以增強對更高性能、綜合及時序驗證的支持。2022-5-15曲阜師范大學 計算機科學學院74.2 ARM7TDMI核核lARM7TDMI是世界上廣泛使用的32位嵌入式RISC處理器，它是目前用于低

4、端的ARM處理器核，且應用范圍很廣。lARM7TDMI 的名稱含義如下：lARM7：ARM6 32位整型核的3V兼容版本；lT：16位壓縮指令集Thumb；lD：在片調試(debug)支持，允許處理器響應調試請求暫停；lM：64位增強型乘法器(multiplier)，與以前處理器相比性能更高，產生全64位結果；lI：嵌入式ICE硬件提供片上斷點和調試點支持。2022-5-15曲阜師范大學 計算機科學學院84.2.1 ARM7TDMI介紹介紹lARM7TDMI處理器是ARM7處理器系列成員之一，是目前應用很廣的32位高性能嵌入式RISC處理器。l本節介紹ARM7TDMI的以下4個內容l基本特點l

5、框圖、內核和功能圖l體系結構l存儲器接口2022-5-15曲阜師范大學 計算機科學學院9ARM7TDMI基本特點基本特點lARM7TDMI基本特點包含以下內容：l指令流水線l存儲器訪問l存儲器接口l嵌入式ICE-RT邏輯2022-5-15曲阜師范大學 計算機科學學院10指令流水線指令流水線lARM7TDMI使用流水線以提高處理器指令的流動速度。流水線允許幾個操作同時進行，以及處理和存儲系統連續操作。lARM7TDMI使用3級流水線，因此，指令的執行分3個階段：取指、譯碼和執行。l正常操作流水：l在執行當前一條指令的同時，后續的一條指令被譯碼，后續的第二條指令從存儲器中被取出。2022-5-15

6、曲阜師范大學 計算機科學學院11指令流水線的功能段劃分指令流水線的功能段劃分從存儲器取指令指令所用的寄存器譯碼從寄存器組中讀寄存器，執行移位和ALU操作，將寄存器寫回到寄存器組執行譯碼取指PC - 8PC - 4PC2022-5-15曲阜師范大學 計算機科學學院12ARM7的的3級流水線示意圖級流水線示意圖取指取指譯碼執行ARMThumbPC+8PC+4PC+4PC+2PCPC取指譯碼譯碼執行取指譯碼執行執行取指譯碼執行取指譯碼執行T1T2T3T4T5當前執行指令的所在地址2022-5-15曲阜師范大學 計算機科學學院13存儲器訪問特點存儲器訪問特點lARM7TDMI核是馮諾依曼(Von Ne

7、umann)體系結構，使用單一32位數據總線傳送指令和數據。只有加載、存儲和交換指令可以訪問存儲器中的數據。l數據可以是：8位(字節)、16位(半字)和32位(字)。l字必須是4字節邊界對準，半字必須是2字節邊界對準。2022-5-15曲阜師范大學 計算機科學學院14存儲器接口特點存儲器接口特點lARM7TDMI存儲器接口特點如下：l速度相關控制信號流水作業l方便片內和片外快速突發(burst)訪問模式2022-5-15曲阜師范大學 計算機科學學院154種存儲周期種存儲周期l空閑周期（I）l非順序周期（N）l順序周期（S）l協處理器寄存器傳送周期（C）2022-5-15曲阜師范大學 計算機科學

8、學院16嵌入式嵌入式ICE-RT邏輯邏輯l為ARM7TDMI核提供了集成的在片調試支持l可用來設置斷點或觀察點出現的條件l嵌入式ICE-RT邏輯包含調試通信通道lDCC，Debug Communications ChannellDCC用于在目標和宿主調試器之間傳送信息l嵌入式ICE-RT邏輯通過JTAG(Joint Test Action Group)測試訪問口進行控制2022-5-15曲阜師范大學 計算機科學學院17ARM7TDMI體系結構體系結構lARM7TDMI有如下2個指令集：l32位ARM指令集；l16位Thumb指令集。l屬于ARMv4T體系結構體系結構的實現l特點是：l1指令集壓

9、縮l2Thumb指令集2022-5-15曲阜師范大學 計算機科學學院18指令集壓縮指令集壓縮l對于傳統的微處理器體系結構，指令和數據具有同樣的寬度。l與16位體系結構相比，32位體系結構在操縱32位數據時呈顯了更高的性能，并可更有效地尋址更大的空間。l一般來講，16位體系結構比32位體系結構具有更高的代碼密度，但只有近似一半的性能。lThumb在32位體系結構上實現了16位指令集，以提供：l比16位體系結構更高的性能；l比32位體系結構更高的代碼密度。2022-5-15曲阜師范大學 計算機科學學院19Thumb指令集指令集lThumb指令集是通常使用的32位ARM指令集的子集。l每條Thumb

10、指令是16位長，有相應的對于處理器模型有相同效果的32位ARM指令。lThumb指令在標準的ARM寄存器配置下進行操作，在ARM和Thumb狀態之間具有出色的互操作性。l執行時，16位Thumb指令透明地實時解壓縮成32位ARM指令，且沒有性能損失。lThumb具有32位核的所有優點：l32位尋址空間；l32位寄存器；l32位移位器和算術邏輯單元ALU(Arithmetic Logic Unit)；l32位存儲器傳送。2022-5-15曲阜師范大學 計算機科學學院20Thumb指令集（續）指令集（續）lThumb因而可提供長的轉移范圍、強大的算術運算能力和大的尋址空間。lThumb代碼的長度是

11、ARM代碼長度的65，當從16位存儲系統運行時，提供ARM代碼160的性能。lThumb使ARM7TDMI核非常適用于有存儲器寬度限制且代碼密度為重要的嵌入式應用場合。l由于ARM7TDMI具有16位Thumb指令集和32位ARM指令集，這使設計者能根據他們的應用要求在子程序級靈活地強調性能或代碼長度。2022-5-15曲阜師范大學 計算機科學學院21框圖、內核和功能圖框圖、內核和功能圖l參看下面的三張內部電路結構圖lARM7TDMI處理器框圖lARM7TDMI主處理器邏輯lARM7TDMI處理器功能圖l有關圖中的引腳信號請參看PDF資料文件 ARM7TDMI的所有信號描述2022-5-15曲

12、阜師范大學 計算機科學學院22ARM7TDMI處理器框圖處理器框圖2022-5-15曲阜師范大學 計算機科學學院23ARM7TDMI主處理器主處理器2022-5-15曲阜師范大學 計算機科學學院24ARM7TDMI處理器功能圖處理器功能圖2022-5-15曲阜師范大學 計算機科學學院25ARM7TDIM部分信號解釋部分信號解釋lAPE(address pipe line enable)lALE(address latch enable)lABE(address bus enable)lLOCK(locked operation)lMCLK(memory clock input)lnWAIT(n

13、ot wait)lECLK(external clock output)lnRESET(not reset)lnRW(not read/write)lnMREQ(not memory request)2022-5-15曲阜師范大學 計算機科學學院26APE信號信號lAPE(address pipe line enable)l選擇地址總線、LOCK、MAS1:0、nRW、nOPC和nTRANS信號是操作在流水線方式(APE為高)還是非流水線方式(APE為低)。2022-5-15曲阜師范大學 計算機科學學院27ALE信號信號lALE(address latch enable)l提供這個信號用以與以

14、前的ARM處理器兼容。l對于新設計，若需要地址重新定義時，ARM公司則推薦使用APE，并將ALE接高。l當該信號為低時，鎖存地址總線、LOCK、MAS1:0、nRW、nOPC和nTRANS信號。這可允許這些地址信號在整個存儲器訪問周期內都有效。l例如，當與ROM接口時，在數據被讀出之前地址必須一直有效。2022-5-15曲阜師范大學 計算機科學學院28ABE信號信號lABE(address bus enable)l該引腳信號為高時，地址總線有效。l當它為低時禁止總線驅動，使地址總線進入高阻狀態。l也用同樣的方法控制LOCK、MAS1:0、nRW、nOPC和nTRANS信號。若系統沒有要求，則禁

15、止地址驅動，ABE必須接高。2022-5-15曲阜師范大學 計算機科學學院29LOCK信號信號lLOCK(locked operation)l一個受APE、ALE和ABE控制的信號。lLOCK用于向仲裁器指示總線上正在進行原子性(atomic)操作。l當處理器執行一個鎖定內存區訪問時為高，則表明正在執行SWP和SWPB指令。此信號用來防止控制器允許其它器件訪問存儲器。l信號值為高表明這些指令執行原子性讀寫操作，可用于實現信號量。lLOCK通常為低。2022-5-15曲阜師范大學 計算機科學學院30MCLK信號信號lMCLK(memory clock input)l所有存儲器訪問和處理器操作的主

16、時鐘。時鐘速度可以減慢到以允許訪問慢速外設或存儲器。另外，nWAIT可與自由運行的MCLK一起使用以獲得同樣的效果。2022-5-15曲阜師范大學 計算機科學學院31nWAIT信號信號lnWAIT(not wait)l當它為低時，處理器將其訪問時間延長幾個MCLK周期，這對訪問低速存儲器或外圍設備有用。在內部nWAIT與MCLK進行邏輯“與”且必須僅在MCLK為低時改變。當nWAIT不使用時，它必須接高。l相當于x86處理器的Ready信號（輸入，高電平）。2022-5-15曲阜師范大學 計算機科學學院32ECLK信號信號lECLK(external clock output)l在正常操作中，

17、它只是可選用nWAIT延展的MCLK，從內核輸出。當內核正在被調試時，它是DCLK，由TCLK內部產生。2022-5-15曲阜師范大學 計算機科學學院33nRESET信號信號lnRESET(not reset)l用于從已知的地址啟動處理器。低電平將引起正在執行的指令非正常中止。這個信號必須保持為低至少達2個時鐘周期，同時nWAIT保持為高。l當它為低時，處理器執行內部周期，同時地址從復位處增值。若nRESET保持到超過最大地址界限，則地址溢出為零。當它保持為高至少1個時鐘周期時，處理器從地址0重新開始。2022-5-15曲阜師范大學 計算機科學學院34nRW 信號信號lnRW(not read

18、/write)l讀寫控制信號l一個受APE、ALE和ABE控制的信號。lnRW指定傳送的方向。nRW為高表明是ARM7TDMI的寫周期，nRW為低表明是ARM7TDMI的讀周期。S周期的突發傳送始終是讀突發，或者寫突發。在突發傳送期間不能改變方向。2022-5-15曲阜師范大學 計算機科學學院35nMREQ信號信號lnMREQ(not memory request)l存儲器訪問請求信號，低電平有效。在接下來的時鐘周期，當處理器請求存儲器訪問時，它為低。2022-5-15曲阜師范大學 計算機科學學院36存儲器接口詳解存儲器接口詳解l總線接口信號l時序圖約定l總線周期l尋址信號l地址時序l數據定時

19、信號l延長訪問時間l特權模式訪問l上電后的復位序列2022-5-15曲阜師范大學 計算機科學學院37總線接口信號總線接口信號lARM7TDMI的總線接口信號可以分成如下4類：l時鐘和時鐘控制信號：MCLK、nWAIT、ECLK、nRESET。l地址類信號：A31:0、nRW、MAS1:0、nOPC、nTRANS、LOCK、TBIT。l存儲器請求信號：nMREQ、SEQ。l數據時序信號：D31:0、DIN31:0、DOUT31:0、ABORT、BL3:0。lARM7TDMI使用MCLK的上升沿和下降沿。l使用nWAIT信號可以延長總線周期。l后面部分描述一個簡單系統，其中nWAIT總是高電平。2

20、022-5-15曲阜師范大學 計算機科學學院38A31:0 信號信號lA31:0(address)l地址相關信號， 32位地址總線。l當地址總線有效時，用ALE、ABE和APE來控制。lA31:0是指定傳送地址的32位地址總線。所有地址是字節地址，因而一個字訪問突發導致每個周期地址總線增加4。l地址總線提供4GB的線性尋址空間。l當發出字訪問信號時，存儲系統忽略低2位A1:0，當發出半字訪問信號時，存儲系統忽略低位A0。l所有數據值必須在它們固有的邊界對準。所有的字必須字對準。2022-5-15曲阜師范大學 計算機科學學院39MAS1:0 信號信號lMAS1:0(memory access s

21、ize)l地址相關信號l用于指示存儲系統在讀和寫周期所要求的數據傳送的大小(字節、半字和字)。在存儲周期，在MCLK下降沿之前變為有效，并保持有效直到MCLK的上升沿為止。l二進制值00、01和10分別表示字節、半字和字(11保留)。這是一個由APE、ALE和ABE控制的信號。lMAS信號的編碼意義參看下表2022-5-15曲阜師范大學 計算機科學學院40有效地址的決定有效地址的決定lARM7TDMI產生的地址始終是字節地址。盡管如此，存儲系統必須忽略地址的低位冗余。有效地址位參見下表：MAS1:0寬度寬度有效地址位有效地址位00字節A31:001半字A31:110字A31:211保留2022

22、-5-15曲阜師范大學 計算機科學學院41nOPC信號信號lnOPC(not op-code fetch)l當處理器正在從存儲器取指令時，它為低。這是一個由APE、ALE和ABE控制的信號。lnOPC的輸出傳遞有關傳送的信息。MMU使用這個信號來判定訪問是取操作碼還是數據傳送。這個信號可與nTRANS一起使用以實現訪問許可權方案(access permission scheme)。2022-5-15曲阜師范大學 計算機科學學院42nTRANS信號信號lnTRANS(not memory translate)l當處理器在用戶模式時，它為低。它可用于通知存儲管理系統地址轉換的時間，或作為非用戶模式

23、活動的標示。這是一個由APE、ALE和ABE控制的信號。lnTRANS為0：用戶；lnTRANS為1：特權。lnTRANS可由LDRT和STRT指令來適當設置。 lnTRANS信號的使用可以避免黑客蓄意給操作系統傳送非法指針，然后讓操作系統以特權模式訪問存儲器的可能性。當然它也會被黑客用來讓用戶應用去訪問任意的存儲位置(如IO 空間)。2022-5-15曲阜師范大學 計算機科學學院43TBIT信號信號lTBIT信號表明處理器的工作狀態。l當處理器正在執行Thumb指令集時，TBIT為高；l當處理器正在執行ARM指令集時，它為低。l該信號在BX指令的第1個執行周期的第2相（狀態）改變。2022-

24、5-15曲阜師范大學 計算機科學學院44SEQ信號信號lSEQ(quential address)l概述：指示順序地址l當下一個存儲器周期的地址與上一次存儲器訪問的地址緊密相關時，SEQ為高。l在ARM狀態，新地址可以是相同的字或下一個字。在Thumb狀態，新地址可以是相同的半字或下一個半字。l與低位地址線配合，它可用于指示下一個周期可使用快速存儲器模式(例如DRAM頁模式)，或用于旁路地址轉換系統。2022-5-15曲阜師范大學 計算機科學學院45ABORT信號信號lABORT(memory abort)l存儲系統使用該信號通知處理器其所請求的訪問是不允許的。2022-5-15曲阜師范大學

25、計算機科學學院46BL3:0信號信號lBL3:0(byte latch control)l字節鎖存使能信號l當這些信號為高時，數據總線的值在MCLK的下降沿鎖存。l對于大多數設計，這些信號必須接高電平。lBL3控制在D31:24上出現的數據的鎖存；lBL2控制在D23:16上出現的數據的鎖存；lBL1控制在D15:8上出現的數據的鎖存；lBL0控制在D7:0上出現的數據的鎖存。2022-5-15曲阜師范大學 計算機科學學院47時序圖約定時序圖約定l本頁給出的圖例適用于后面的各種時序圖時鐘電平由高到低瞬變電平由高/低到高總線穩定總線由穩態到高阻態總線變化總線由高阻態到穩態2022-5-15曲阜師

26、范大學 計算機科學學院48總線周期總線周期l流水型的ARM7TDMI總線接口能夠有最長的存儲周期時間用于地址譯碼和響應訪問請求。l存儲器請求信號比訪問用的總線周期提前一個總線周期廣播；l地址類信號比訪問用的總線周期提前半個時鐘周期廣播。2022-5-15曲阜師范大學 計算機科學學院49ARM7TDMI的一個存儲周期的一個存儲周期MCLKnMREQSEQA31:0D31:0APE高阻抗態總線變化2022-5-15曲阜師范大學 計算機科學學院504種類型的總線周期lARM7TDMI的總線接口可以實現如下4種不同類型的總線周期：l非順序周期請求向或從某一地址傳送。該地址與前一個周期使用的地址無關。l

27、順序周期請求向或從某一地址傳送。該地址與前一個周期使用的地址相比，或相同，或大1個字或半個字。l內部周期不需要傳送，因為它正在執行內部功能，不能同時執行有用的預取。l協處理器寄存器傳送周期使用數據總線與協處理器進行通信，但不需要存儲系統作任何動作。2022-5-15曲阜師范大學 計算機科學學院51總線周期類型nMREQ0011SEQ0110總線周期類型總線周期類型N周期S周期I周期C周期協處理器寄存器傳送周期內部周期順序周期非順序周期說明說明2022-5-15曲阜師范大學 計算機科學學院52非順序周期l非順序周期是最簡單的總線周期，在處理器請求向或從某一地址傳送時出現。這個地址與前一周期使用的

28、地址無關。存儲控制器必須啟動存儲器訪問來滿足這個請求。l組成N周期的地址類和信號(nMREQ和SEQ)在總線上廣播。在下一個總線周期結束時，數據在CPU和存儲器之間傳送。對于非順序訪問，存儲系統常需要較長的訪問時間(擴展時鐘周期)。這為全地址譯碼提供了時間，或將行和列地址鎖存進DRAM。2022-5-15曲阜師范大學 計算機科學學院53非順序存儲周期信號波形圖MCLKA31:0nMREQSEQnRASnCASD31:0S周期N周期aa+400有效指明N周期，即非順序周期01有效指明S周期2022-5-15曲阜師范大學 計算機科學學院54順序周期順序周期l順序周期用于實現總線上的突發傳送。l這一

29、信息可用于優化存儲控制器與突發存儲器件(如DRAM)接口的設計。l在順序周期期間，ARM7TDMI請求存儲器定位，這可作為順序突發的一部分。突發傳送的第一個周期，地址可與前一個內部周期相同。其它情況下地址是前一個周期的地址增加一個量，即：l對于字訪問的突發，地址增加4字節；l對于半字訪問的突發，地址增加2字節；l不可能有字節訪問的突發。2022-5-15曲阜師范大學 計算機科學學院55突發傳輸突發傳輸l突發總是從N周期或合并的IS周期開始，接著是S周期。突發組成相同類型的傳送。在突發傳送期間，A31:0信號增加，其它地址類信號不受突發影響。l突發中所有的訪問具有相同的數據寬度、方向和保護類型。

30、l存儲系統順序訪問與非順序訪問相比響應更快，需要更短的訪問時間。2022-5-15曲阜師范大學 計算機科學學院56突發類型突發類型突發類型突發類型字讀字寫半字讀地址增加地址增加4字節4字節2字節ARM7TDMI核取代碼或LDM指令原原 因因STM指令取Thumb代碼2022-5-15曲阜師范大學 計算機科學學院57順序訪問周期N周期S周期S周期MCLKA31:0nMREQSEQnRASnCASD31:0a+4a+8a+12anMREQ, SEQ信號組合=01指明S周期2022-5-15曲阜師范大學 計算機科學學院58內部周期l在內部周期期間，ARM7TDMI不要求存儲器訪問，因為正在執行內部功

31、能，不能同時執行有用的預取。l只要可能，ARM7TDMI就廣播下一次訪問的地址以便開始譯碼，但存儲控制器不允許進行存儲器訪問。2022-5-15曲阜師范大學 計算機科學學院59內部周期示意圖內部周期示意圖MCLKA31:0nMREQSEQnRASnCASD31:0N周期S周期I周期C周期a+12a+8a+4anMREQ, SEQ信號組合=10指明I周期，即內部周期nMREQ, SEQ信號組合=11指明C周期, 即協處理周期2022-5-15曲阜師范大學 計算機科學學院60合并的IS周期lARM7TDMI盡可能實現總線優化以得到額外的時間進行存儲器譯碼。當這種情況發生時，下一個存儲周期的地址在內

32、部周期期間就在總線上廣播。這時允許存儲控制器來進行地址譯碼，但在這個周期不允許啟動存儲器訪問。l在合并的IS周期，對于同一存儲位置，下一個周期是順序周期。這時進行訪問，存儲控制器必須啟動存儲器訪問。l參看下面圖解2022-5-15曲阜師范大學 計算機科學學院61合并的IS周期示意圖A31:0MCLKnMREQSEQnRASnCASD31:0I周期S周期nMREQ, SEQ信號組合=10指明I周期，即內部周期nMREQ, SEQ信號組合=01指明S周期, 即順序周期2022-5-15曲阜師范大學 計算機科學學院62協處理器寄存器傳送周期l在協處理器寄存器傳送期間，ARM7TDMI使用數據總線向或

33、從協處理器傳送數據。l不需要存儲周期，存儲控制器不啟動事務(transaction)。l在協處理器寄存器傳送期間，存儲系統不允許驅動數據總線。l參看下圖2022-5-15曲阜師范大學 計算機科學學院63協處理器傳送周期示意圖N周期C周期MCLKA31:0nMREQSEQD31:0協處理器存儲器存儲器2022-5-15曲阜師范大學 計算機科學學院64ARM存儲周期時序一覽N周期S周期I周期C周期MCLKA31:0nMREQSEQnRASnCASD31:0aa+4a+82022-5-15曲阜師范大學 計算機科學學院65對代碼的執行進行統計對代碼的執行進行統計2022-5-15曲阜師范大學 計算機科

34、學學院66ADS工具中對四種周期的統計工具中對四種周期的統計2022-5-15曲阜師范大學 計算機科學學院67地址時序地址時序lARM7TDMI的地址總線工作在兩種配置方式之一l流水線方式流水線方式lAPE信號接高電平l非流水線方式非流水線方式lAPE信號接低電平l注：ARM公司極力推薦在新的設計中使用流水的地址時序以獲得最佳系統性能。ARM公司極力推薦ALE接高，并且在新設計中不使用。2022-5-15曲阜師范大學 計算機科學學院68流水線地址流水線地址當APE為高時，ARM7TDMI的地址在存儲周期前MCLK的上升沿之后有效。MCLKAPE接高電平接高電平nMREQSEQA31:0D31:

35、02022-5-15曲阜師范大學 計算機科學學院69非流水線地址非流水線地址在僅包含SRAM和ROM的系統中，APE可以置為低以產生所需的地址時序。因為 SRAM和ROM要求在整個存儲周期內保持地址穩定。在這種配置中，在MCLK下降沿之后地址有效。MCLKnMREQSEQA31:0D31:0APE接低電平接低電平2022-5-15曲阜師范大學 計算機科學學院70數據定時信號數據定時信號l1D 31:0、DOUT31:0和DIN31:0l2BUSEN信號l3ABORT信號，參看前面的ABORT解釋l4字節鎖存使能（由BL3:0信號決定）l5字節和半字訪問（由MAS1:0信號決定）2022-5-1

36、5曲阜師范大學 計算機科學學院71ARM7TDMI外部總線結構外部總線結構嵌入式嵌入式ICE邏輯邏輯ARM7TDMI主處理器邏輯主處理器邏輯緩沖控制鎖存控制鎖存鎖存GD31:0DOUT31:0DIN31:02022-5-15曲阜師范大學 計算機科學學院72D31:0信號信號lD31:0(data bus)l用于處理器與外部存儲器之間的雙向數據傳送。l在讀周期，輸入數據必須在MCLK的下降沿有效。l在寫周期，在MCLK的下降沿之前輸出數據保持有效。與BUSEN的值無關，除讀周期外，數據總線總是被驅動。因此，若使用單向數據總線，那么它必須留著不接。2022-5-15曲阜師范大學 計算機科學學院73

37、DIN31:0和和DOUT31:0信號信號lDIN31:0(data input bus)l用于從存儲器向處理器傳送指令和數據的單向總線。該總線僅當BUSEN為高時使用。若不用則必須將其接低。在讀周期，在MCLK下降沿對該總線采樣。lDOUT31:0(data output bus)l用于從處理器向存儲系統傳送數據的單向總線。該總線僅當BUSEN為高時使用，否則驅動為零。在寫周期，輸出數據在MCLK為低時變為有效，并保持有效直到MCLK下降沿之后。2022-5-15曲阜師范大學 計算機科學學院74BUSEN信號信號lBUSEN(data bus configuration)l該靜態配置信號用于

38、選擇是用雙向數據總線(D31:0)還是用單向數據總線(DIN31:0和DOUT31:0)在處理器和存儲器之間傳送數據。l參看上圖（ ARM7TDMI外部總線結構）l當BUSEN為低時，選用D31:0，并將DOUT31:0的值驅動為零，將DIN31:0忽略，且必須接低。l當BUSEN為高時，選用DIN31:0和DOUT31:0，將D31:0忽略，且必須留著不接。2022-5-15曲阜師范大學 計算機科學學院75ABORT信號信號l意義：lABORT(中止)表明沒有成功地完成存儲器事務。l采樣時刻：l在S周期和N周期，當總線周期結束時對ABORT采樣。l處理器操作：l若在數據訪問時認定ABORT，

39、則引起處理器采用數據中止陷阱(data abort trap)；l若在取操作碼時認定ABORT，則中止進入流水線；l若執行指令，則采用預取中止陷阱(prefetch abort trap)。l用途：l存儲器管理系統可以使用ABORT以實現諸如基本的存儲器保護方案或要求分頁的虛擬存儲器系統。2022-5-15曲阜師范大學 計算機科學學院76nENOUT信號信號lnENOUT(not enable output) l寫周期，在MCLK上升沿之前將該信號驅動為低，且在整個周期保持為低。在共享總線的應用中，這可被用于輔助仲裁。l在雙向數據總線操作周期中， 驅動為低表明處理器正在驅動D31,0作為輸出。

40、2022-5-15曲阜師范大學 計算機科學學院77單向總線外部連接單向總線外部連接l單向總線一般用于ASIC嵌入式應用的內部。在外部，大多數系統仍需要雙向數據總線與外部存儲器接口。下圖表明如何在ASIC的緩沖物(pad)中合并單向總線，以便與外部雙向總線相連。ARM7TDMInENOUTXDATA31:0DIN31:0DOUT31:0PAD2022-5-15曲阜師范大學 計算機科學學院78延長訪問時間延長訪問時間lARM處理器有兩種延長訪問時間的方法：l調制MCLKl使用nWAIT控制總線周期lARM處理器不包含任何依靠有規律的時鐘來管理內部狀態的動態邏輯。因此，對于MCLK可被延長的最長時間或nWAIT保持低電平的最