1、實(shí)驗(yàn)四 FPGA 時(shí)序邏輯設(shè)計(jì)學(xué)習(xí)目標(biāo)1、 了解可編程數(shù)字系統(tǒng)設(shè)計(jì)的流程2、 掌握 QuartusII 軟件的使用方法3、掌握原理圖輸入方式設(shè)計(jì)時(shí)序邏輯電路的方法和流程必做實(shí)驗(yàn)1、 實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)電路，用 4X4 矩陣鍵盤輸入一個(gè) 4 位數(shù)，并在數(shù)碼管上顯示，要求如下：(1)輸入時(shí)，數(shù)字順序是從左到右。例如，順序輸入 0、1、2、3 應(yīng)該在數(shù)碼管上顯示“0123”。(2)比較輸入數(shù)值，比較結(jié)果用 1 個(gè) LED 顯示。如果輸入值和你的學(xué)號后 4 位相等，則 LED 燈亮，不等 LED 滅。(3)實(shí)驗(yàn)箱上的數(shù)碼管內(nèi)部已譯碼，4X4 鍵盤上拉電阻也已連接好。2、 實(shí)驗(yàn)要求：1、根據(jù)設(shè)計(jì)要求劃分

2、設(shè)計(jì)層次、單元模塊和接口信號，在預(yù)習(xí)報(bào)告上記錄設(shè)計(jì)過程，繪制系統(tǒng)框圖，每個(gè)模塊的狀態(tài)轉(zhuǎn)移圖或 ASM 圖，并設(shè)計(jì)驗(yàn)證方案。2、用原理圖輸入法設(shè)計(jì)所有單元模塊并編譯，分析編譯時(shí)產(chǎn)生的錯(cuò)誤和警告信息 3、對所有的單元模塊進(jìn)行功能仿真，并記錄和分析全部仿真結(jié)果4、在頂層文件中連接全部單元模塊并編譯、綜合、分配管腳和適配。5、對整個(gè)系統(tǒng)進(jìn)行時(shí)序仿真，并記錄和分析仿真結(jié)果。6、將仿真正確的設(shè)計(jì)下載到實(shí)驗(yàn)箱上，連接輸入輸出設(shè)備和示波器進(jìn)行板級驗(yàn)證實(shí)驗(yàn)內(nèi)容設(shè)計(jì)原理矩陣式鍵盤，將 I/O 線分別組成行、列結(jié)構(gòu)，按鍵設(shè)置在行列的交點(diǎn)上。4X4 亍列鍵用 4 條 I/O 線作為彳 T 線，4 條 I/O 線作為列

3、線所組成的的鍵盤，16 個(gè)按鍵分別設(shè)置在行、列線的交點(diǎn)處，行線、列線分別連接到按鍵開關(guān)的兩端。所有的行線和列線都通過上拉電阻接電源，鉗位在高電平狀態(tài)。相比較獨(dú)立式按鍵，4X 行列式鍵盤只需要 8 根 I/O 線就實(shí)現(xiàn)了 16 個(gè)按鍵，節(jié)省了 8 個(gè) I/O 口。但由于行、列線為多鍵共用，各按鍵彼此將相互發(fā)生影響，必須將行、列線信號配合起來并作適當(dāng)?shù)奶幚?，才能確定閉合鍵的位置。rnwUruwIre*A通過對行線輪流加低電平信號，的值在 1110,1101,1011 和 0111 之間變化。無鍵掘下時(shí)，等于 1111,;有按鍵掘下時(shí)，行線短接，不等于 1111,。檢測到變化時(shí)，輸出控制信號，使行線

4、停止掃描。行線和列線共同構(gòu)成 8 位二進(jìn)制碼通過譯碼電路進(jìn)行譯碼得到鍵值。松開按鍵，列線 R=1,掃描繼續(xù)。E=0E=0E=0E=0按鍵開關(guān)一般是利用機(jī)械觸點(diǎn)來實(shí)現(xiàn)合、斷的。由于機(jī)械觸點(diǎn)的彈性作用，在按鍵閉合和斷開的瞬間均會出現(xiàn)一系列尖脈沖，如圖所示，這種現(xiàn)象稱之為“抖動”。抖動時(shí)間的長短與開關(guān)的機(jī)械特性有關(guān)，一般為 510mS。而按鍵穩(wěn)定閉合的時(shí)間是由操作人員的按鍵動作所確定的，一般不低于 0.1 秒。為了保證電路對鍵的一次閉合僅做一次鍵輸入處。斷開斷開用介M1.鍵盤的行線掃描電壓使用寄存器 74194,構(gòu)造一個(gè)模為 4 的狀態(tài)循環(huán)，采用右移,電路狀態(tài)：1110-11011011W111-1

5、110真值表：11101110111011101110卡諾圖:1%而UO0111(0c0XXxXIxX0X11xXj乂最簡邏輯表達(dá)式：。但此時(shí)并不滿足自動。蚩新修改無關(guān)的循環(huán)，并修改卡諾圖1%公。1|000Mil011101HuWIloIlli盧生掃描序列另外，考慮到還有控制信號 E,當(dāng) E 為 1,電路保持掃描狀態(tài)；當(dāng) E 為 0 是，電路停邏輯電路圖利用最大項(xiàng)之和得到:O 此時(shí)滿足自啟動。止掃描，保持此時(shí)的狀態(tài)。為了完成此功能，使時(shí)鐘信號為.ihWitroSTJT7419當(dāng)加總存在謝時(shí)修保持：為:：FCMISLSISRSIA一$0QD一S12 .消除抖動根據(jù)題目的要求，使用 D 觸發(fā)器消除

6、抖動。使用兩個(gè) 7474 進(jìn)行封裝，封裝為一個(gè)四輸入四輸出的 D 觸發(fā)器。邏輯電路：1FWWID1CUSN-1(XK2PRH2D1GION&FLF-fLOPS7474IDHCLAM1CUZPRH2DZCIJffl2CLKONDL一JK-pLff： HSCSISRSIJ0SOS1CLRNCLKSHIFTREG&1田也注站烹延r*0* *-*9*w*lV)*|0 .9 一3 .轉(zhuǎn)碼為二進(jìn)制碼通過行列的掃描結(jié)果可以得到 8 位二進(jìn)制碼，需要轉(zhuǎn)換得到 4 位二進(jìn)制碼。In7In6In5In4In3In2In1In016 進(jìn)二進(jìn)制碼制碼01111101000001110111010001

7、1110110120010111010113001111011110401001101110150101110110116011010111110701111011110181000101110119100111100111A101011010111B101110110111C110001110111D110101111110E111001111011F1111使用 Verilog 語言實(shí)現(xiàn)，并實(shí)現(xiàn)封裝。16 個(gè)按鍵分別按下時(shí)，對應(yīng) 16 種不同的情況,編碼從 0 到 F 的二進(jìn)制代碼。當(dāng)按鍵沒有按下時(shí)，輸出 0 的 4 位二進(jìn)制代碼。代碼如下:modulecodel_,i(inyout);7

8、：oJIti；output3;0ouc；outwtlnTj04in-l*in5-l*in4-14in3-lln2I4inlin7*-14in5itlnE0in3tinfiitlrii14in5l*ln10iin3(in(l)J-14in5J14in1-0iin3( (in7j-x*i.n5Otip*(ln7141n) )HllnS0lD4JIlin3(in7*-14in04in(Slint14xn3(in7*lLin04inS*liinlixn30inS*14iD4*14in(3(in7iinMlLinSMlin404xn3(in7-lin_Hin(S-0liD_14in3(intin-=04

9、111(5KitiD=_14in3=ltin=-liin3(in(7t:-?in=i14iii(5=ltin=_14in3(in7M0ln)-14111(5tinM14in3ndmodule22-l*ln21*in3*-mn2-ifiinjlliln2Oirnflliin2J14xnl一*IEin3*itxnfl*-liln2J-*04111-=Dtin2JItxnflM06in2=0lin2=-linl=0lin2=-ltinl=ilin2=_ltinl-Itin204inl*141n0-0)?4( (J1：-041n0-1)?r( (32t141n(0-i)-mnoo) )?4皿：041n

10、0!)1dS：14in01)?41dfiJ14in0J0)?41d7:04in(0j?41d3:14inOJ1)?41:-14in(0J”lj?4ldlOt14111(0Ml)?4dll:-l*in0J-1)?4d12:=iXrinO=-l)?4dl3:=14in0=0)?4dl4:Hin0J-1)?4adl5:4tb0;啦藥摘信號轉(zhuǎn)讓為油制墉碼邏輯電路圖的如下:二二a躇抖電骼璃蟲發(fā)器4 .儲存電路設(shè)計(jì)轉(zhuǎn)碼部分每次只能輸出一個(gè) 4 位二進(jìn)制代碼，又因?yàn)橛兴膫€(gè)數(shù)碼管要顯示不同的字,所以要對轉(zhuǎn)碼后的 4 位二進(jìn)制代碼進(jìn)行存儲。通過 746161 構(gòu)造一個(gè)周期為 4 的循環(huán)：0001-10T1。溝造

11、一本周期為浙循環(huán)二74161aI，74161 的輸出和決定此時(shí)轉(zhuǎn)碼的 4 位二進(jìn)制信號因該儲存到哪里，以及 74194 的工作狀態(tài)。首先用 4 個(gè) 74194 進(jìn)行存儲此時(shí)的 4 位二進(jìn)制信號，再用 4 個(gè) 74194 存儲以前的 4 位二進(jìn)制信號，由此保證在按下新的按鍵的時(shí)候，以前的數(shù)值不會立馬被清零，直到完成按鍵的動作的時(shí)候，數(shù)碼管才顯示新輸入的按鍵內(nèi)容。通過以上的分析可以得到結(jié)論，每一個(gè)數(shù)碼管應(yīng)該對應(yīng)兩個(gè) 74194,這兩個(gè) 74194 的工作狀態(tài)應(yīng)該是相反的。74194 的工作狀態(tài)只有兩個(gè)，分別是同步置數(shù)和保持，對應(yīng)分別位 11 和 00。存儲電路的時(shí)鐘信號應(yīng)該和 row3.0有關(guān)。Y

12、COUNTER111I*-gIal.1_lIaId1通過 74138,結(jié)合 74138 的使能端，決定每一位應(yīng)該存儲到哪個(gè) 74194 中。故應(yīng)該有 4 個(gè) 74138存在。例如：當(dāng)=00 的時(shí)候，此時(shí)的 4 位二進(jìn)制數(shù)中的每一位都選擇存儲到第一個(gè) 74194 中。邏輯電路圖如下:舉例說明，當(dāng)=00 的時(shí)候，第一個(gè) 74194 選擇存儲，此時(shí)的 74194 的狀態(tài)應(yīng)該是并行輸入，后面的 74194 狀態(tài)時(shí)的保持（保持上一個(gè)二進(jìn)制數(shù)）。當(dāng)按鍵動作結(jié)束，此時(shí)01,跳到下一個(gè)狀態(tài)，第一個(gè) 74194 的狀態(tài)變?yōu)楸３?，后面?74194 狀態(tài)變?yōu)椴⑿休斎?。直觀上來看，當(dāng)按鍵動作結(jié)束時(shí)，數(shù)碼管更新顯示新

13、的數(shù)字。邏輯電路圖連接如下：4DHt121014fpB0Bl0203CP_( (MtCPkmN:群立-杓堀信號痣北為泄新編碼通過分析可以得到，上面的兩列 74194 的 CP 時(shí)鐘信號是不同，對應(yīng)的上升觸發(fā)沿是不一樣的時(shí)間，才可以完成相應(yīng)的功能。邏輯電路連接如下:二玩庇相電路謠發(fā)善：二dnlcin253cin4CPmiii3三個(gè)時(shí)鐘信號， 分別是 74161 的 CP 以及第一列 74194 的 CP 和第二列 74194 的 CP。.0eui(S.O4nstZl鄧刈S1|30S2|30S3|30.Qiitjl.uJ.:小由t5.比較電路的設(shè)計(jì)根據(jù)題目的要求，要求和自己的學(xué)號后四位 7417

14、進(jìn)行比較。和 7 比較，和 4 比較,和 1 比較，和 7 比較。利用 7485 實(shí)現(xiàn)每一位的比較，當(dāng)所有位的比較相等時(shí)，結(jié)果輸出 1。邏輯電路圖如下:WE二ALBO二七M(jìn)JNATMMWAtHT2S3ALLKJ2BlJUJiMAACfilMl*RL倒AlFffMALBO盟MBOT-心ihGKTB3iMHAEHAGOfKij-a4ll!H( TComparator0一一SO3.Oequal_cout一一S13.1S20詞rfS3l.oi6.解碼電路利用老師的提供的模塊實(shí)現(xiàn)解碼， 點(diǎn)亮對應(yīng)數(shù)碼管的不同部分，正確輸出對應(yīng)引腳。封裝結(jié)果如下:elk二rn43.peutjs冏dm111.,DJam2l.DJltnj3,0ParameterTy&eCLANODE1Efturrerated?dcMd(S?.douM，】.一.,左手|石二走汗:而女齊.pou垠LPIN_MPIM二ElVIGPIN_PBP1N_E9PlMJMfInHaaaryaaaaaryaimiBnru!BBiBVBBimvMu二丁丁T3P1H,C14尹iTfrift口、( (1nerr二VT引腳分配如下圖所示:hKhhwCTKtaflAlter*2W&wg5wdUwm&A_一一戶戶L5Ffotfaui:；m