1、基于同步FSM交通信號控制器試驗目的1、進一步熟悉FSM原理；2、交通信號控制邏輯的抽象建模方法；3、掌握同步有限狀態機的置位與復位方法；3、掌握編寫可綜合的FSM一般指導原則；試驗原理Verilog HDL和VHDL行為描述用于綜合還只有十年的歷史，可綜合風格的VerilogHDL和VHDL的語法只是它們各自語言的一個子集；HDL的可綜合性研究近年來非常活躍，可綜合子集的國際標準目前尚未最后形成，因此，各廠商的綜合器所支持的HDL子集也略有不同；對于有關可綜合的VerilogHDL的內容我們只著重于介紹RTL、算法級和門級結構的描述；把一個時序邏輯抽象成一個同步有限狀態機是設計可綜合Veri

2、logHDL模塊的關鍵。有限狀態機是設計各種時序邏輯電路的關鍵。具體的有限狀態機的原理可以參看試驗七有關原理的介紹。下面介紹一般的可綜合有限狀態機的編寫原則n 每個always塊只能有一個事件控制(event_expression)，而且要緊跟在always關鍵字后面；n always可以表示時序邏輯或者組合邏輯；也可以用always塊既表示電平敏感的鎖存器又同時表示組合邏輯；n 帶有posedge或negedge關鍵字的事件表達式表示邊沿觸發的時序邏輯，沒有posedge或negedge關鍵字的表示組合邏輯或者電平敏感的鎖存器，或者兩者都表示；n 每個表示時序的always塊只能由一個時鐘跳

3、變沿 觸發，置位和復位最好也由該始終跳變沿觸發；n 每個在always塊中賦值的信號必須定義為reg類型或者整型；n Always塊中應該避免組合反饋回路；實驗步驟和實驗內容1、本試驗交通信號控制燈的邏輯關系該交通信號燈控制器用于控制一條主干道與一條鄉村公路的交叉口的交通(如圖8-1所示)，它必須具有下面的功能；由于主干道上來往的車輛較多，因此控制主干道的交通信號燈具有最高優先級，在默認情況下，主干道的綠燈點亮；鄉村公路間斷性地有車經過，有車來時鄉村公路的交通燈必須變為綠燈，只需維持一段足夠的時間，以便讓車通過。只要鄉村公路上不再有車輛，那么鄉村公路上的綠燈馬上變為黃燈，然后變為紅燈；同時，主

4、干道上的綠燈重新點亮；一傳感器用于監視鄉村公路上是否有車等待，它向控制器輸入信號X；如果X=1，則表示有車等待，否則X=0；當從S1狀態轉換到S2 狀態，從S2狀態轉換到S3 狀態，從S3狀態轉換到S4 狀態，從S4狀態轉換到S20狀態時，具有一定的延時；2、試驗內容1）從以上實際交通信號控制問題抽象邏輯關系；2）畫出狀態轉換圖；2）設計Verilog代碼；TO START:實驗代碼/基于同步FSM交通信號燈控制器define TRUE 1'b1define FALSE 1'b0/延遲define Y2RDELAY 3define R2GDELAY 2module sig_co

5、ntrol(hwy,cntry,X,clock,clear);output1:0hwy,cntry;reg1:0hwy,cntry;input X;input clock,clear;parameter RED=2'd0, YELLOW=2'd1, GREEN=2'd2;parameter S0 =3'd0, S1 =3'd1, S2 =3'd2, S3 =3'd3, S4 =3'd4;reg2:0 state;reg2:0 next_state;always(posedge clock) if(clear) state<=

6、S0; else state<=next_state; always(state) begin hwy =GREEN; cntry =RED; case (state) S0: ; S1:hwy =YELLOW; S2:hwy =RED; S3: begin hwy = RED; cntry = GREEN; end S4: begin hwy =RED; cntry =YELLOW; end endcase end always(state or X) begin case(state) S0: if (X) next_state =S1; else next_state = S0; S1:begin repeat(Y2RDELAY)(posedge clock); next_state = S2; end S2:begin repeat(R2GDELAY)(posedge clock); next_state = S3; end S3: if (X) next_state =S3; else next_state = S4; S4:begin repeat(Y2RDELAY)(posedge clock); next_state =