1、摘要 數字電子鐘是一種用數字顯示秒、分、時的計時裝置，與傳統的機械鐘相比，它具有走時準確、顯示直觀、無機械傳動裝置等優點，因而得到了廣泛的應用。小到人們日常生活中的電子手表，大到車站、碼頭、機場等公共場所的大型數顯電子鐘。本設計實驗以中規模數字集成電路為主，介紹一種數字電子鐘的設計方法。本實驗用555定時器組成的多諧振蕩器、計數器、顯示器和校時電路組成。本實驗采用了74LS系列中小規模集成芯片。總體方案設計由主體電路和擴展電路兩大部分組成。其中主體電路完成數字鐘的基本功能，擴展電路完成數字鐘的擴展功能。通過本次設計實驗與制作：進一步加強數字電路綜合運用能力，掌握數字電路的設計技巧，增進實踐能力

2、；熟悉數字電子鐘的工作原理；了解并掌握數字電子鐘系統設計、組裝、調試及故障排除方法。關鍵詞：數字電子鐘 計數器 顯示器 校時電路 調試多功能數字鐘的設計及制作1 設計內容及要求1.1內容:用中、小規模集成電路設計一個能顯示時、分、秒，并能校時的數字電子鐘。1.2要求：（1）小時12翻1，分秒60進1。（2）由555電路產生1Hz秒信號。（3）秒、分為六十進制計數器。（4）時為十二進制計數器。（5）可手動校正：能分別進行時、分的校正。只要將開關置于手動位置，可分別對時、分進行手動脈沖輸入調整或連續脈沖輸入的校正。（6）提出至少兩種設計方案，并優選方案進行設計。（7）撰寫符合學校要求的課程設計說明

3、書。2 方案選擇2.1電路工作原理 要設計一個能顯示時、分、秒，并能校時的數字電子鐘，本設計的主體電路用芯片74LS161和74LS192來構成，在有脈沖輸入的情況下來實現電路的進位，并合理地顯示時、分、秒。2.2方案一 用74LS161和74LS192芯片來實現主體電路 利用74LS161和74LS192共同組成主體電路的時、分、秒分級電路，來分別實現時、分、秒的計時和進位。74LS161和74LS192都有置數功能，很容易實現時12翻1的功能和分、秒60進1 的功能。設計電路結構簡單、較易控制。2.2.1 方案一的系統框圖：如圖2-2-1所示：591259譯碼器譯碼器譯碼器時計數器分計數器

4、時計數器校時電路555振蕩器圖2-2-1 方案一的系統框圖由圖2-2-1可見，數字電子鐘由以下幾部分組成：多諧振蕩器；校時電路；六十進制分、秒計數器及12進制計時計數器；以及秒、分、時的譯碼顯示部分等。由555定時器組成的多諧振蕩器產生的脈沖信號進入秒計數器的74LS192芯片，通過譯碼器在數碼管上顯示秒的個位計時，秒個位的進位信號輸入秒計數器的74LS161芯片，進行秒十位的計時；秒十位的進位信號輸入分計數器的74LS192芯片，進行分個位的計時，分個位的進位信號輸入分計數器的74LS161芯片，進行分十位的計時；分十位的進位信號進入時計數器的74LS192芯片，進行時個位的計時，時個位的進

5、位信號輸入時計數器的74LS161芯片，進行時十位的計時；中間通過門電路來控制時、分、秒的十位六進制。在時計數器中，分別對74LS192和74LS161芯片的置數功能來實現12翻1的操作。2.2.2 方案一的分、秒60進制計數器74LS192為十進制計數器，TCU為進位端，74LS161為二進制計數器，和與非門組成六進制計數，當74LS161計數至6（0110）時，與非門發出清零信號使74LS161清零。同時74LS192也清零，完成60進制計數。秒和分 的計數器結構完全相同。當秒的十位在清零時也同時向分的個位發一個脈沖，使分加1。 秒60進制計數器如圖2-2-2所示。圖2-2-2 秒60進制

6、計數器的圖2.2.3 方案一的時12進制計數器將74LS161的Q0與74LS192的Q0和Q1作為與非門輸入端，當74LS161加至1（0001）并且74LS192加至3（0011）時，與非門發出低電平信號，使74LS161清零，并使74LS192置數1（0001），實現了12翻1的功能。時12進制計數器如圖2-2-3所示。圖2-2-3 時12進制計數器的圖2.2.4 方案一的譯碼與顯示電路圖2-2-4 譯碼顯示電路的圖譯碼是把給定的代碼進行翻譯，本設計即是將時、分、秒計數器輸出的四位二進制代碼翻譯為相應的十進制數，并通過顯示器顯示。通常顯示器與譯碼器是配套使用的。我們選用的七段譯碼（74L

7、S48）數碼管是公陰接法。譯碼顯示電路如上圖2-2-4所示。2.2.5 方案一的校時電路校時電路是數字鐘的基本功能，對校時電路的要求是在小時校正時不影響分、秒的正常計數。在分校正時不影響秒、小時的正常計數。校時電路參考圖如圖2-2-5所示。圖中，S1為時校正開關，S2為分校正開關。校時脈沖采用1Hz的秒脈沖，因校時電路為組合電路，圖中C1、C2為消抖電容。如果電容C1、C2消抖作用不好，可另設計消抖開關電路。圖2-2-5 校時電路參考圖2.2.6 方案一的由555定時器組成的多諧振蕩器1腳為地。2腳為觸發輸入端；3腳為輸出端，輸出的電平狀態受觸發器控制，而觸發器受上比較器6腳和下比較器2腳的控

8、制。當觸發器接受上比較器A1從R腳輸入的高電平時，觸發器被置于復位狀態，3腳輸出低電平；2腳和6腳是互補的，2腳只對低電平起作用，高電平對它不起作用，即電壓小于1Ucc/3，此時3腳輸出高電平。6腳為閾值端，只對高電平起作用，低電平對它不起作用，即輸入電壓大于2 Ucc/3，稱高觸發端，3腳輸出低電平，但有一個先決條件，即2腳電位必須大于1Ucc/3時才有效。4腳是復位端，當4腳電位小于0.4V時，不管2、6腳狀態如何，輸出端3腳都輸出低電平。5腳是控制端。7腳稱放電端，與3腳輸出同步，輸出電平一致，但7腳并不輸出電流，所以3腳稱為實高（或低）、7腳稱為虛高。由555定時器組成的多諧振蕩器如圖

9、2-2-6所示。圖2-2-6 由555定時器組成的多諧振蕩器的圖2.2.7 方案一總的電路原理圖總電路原理圖，如圖2-2-7所示。圖2-2-7 方案一的總電路原理圖2.3 方案二 僅用74LS192來實現主體電路利用74LS192組成主體電路的時、分、秒分級電路，來分別實現時、分、秒的計時和進位。74LS192有置數功能，很容易實現時12翻1的功能和分、秒60進1 的功能。設計電路結構簡單、較易控制。并且用到的芯片種類較少。2.3.1 方案二的系統方框圖方案二的系統方框圖和方案一的系統方框圖相同，如圖2-2-1所示。2.3.2 方案二的分、秒60進制計數器74LS192為十進制計數器，TCU為

10、進位端，其中一個74LS192和與門構成六進制計數。當秒十位的74LS192計數至6（0110）時，與門發出清零信號使74LS192清零。同時另一個74LS192也完成清零，這樣就完成了60進制計數。秒和分 的計數器結構完全相同。當秒的十位在清零時也同時向分的個位發一個脈沖，使分加1。秒60進制計數器如圖2-3-2所示。圖2-3-2 秒60進制計數器的圖2.3.3 方案二的時12進制計數器十二進制計數器，由兩個74LS192組成。將時個位74LS192的Q0和Q1與時十位74LS192的Q0作為與門輸入端，當時十位74LS192加至1（0001）并且時個位74LS192加至3（0011）時，與

11、門發出低電平信號，同時使兩個74LS192置數，個位置數為1（0001），十位置數為0（0000），這樣就實現了12翻1的功能。時12進制計數器如圖2-3-3所示。圖2-3-3 時12進制計數器的圖2.3.4 方案二的譯碼與顯示電路方案二的譯碼與顯示電路與方案一的譯碼與顯示電路相同，如圖2-2-4所示。2.3.5 方案二的校時電路方案二的校時電路與方案一的校時電路相同，如圖2-2-5所示。 2.4 兩個方案的比較方案一和方案二的相同點是兩個方案都能準確的計時，并且小時都能12翻1，分和秒都能60進1，還有效果較好的校時電路。方案一的特點是主體電路使用了兩個芯片74LS161和74LS192，芯

12、片的功能運用很容易理解，也很容易實現分、秒的60進制和小時的12翻1功能。但運用的芯片多，主體電路就用到了74LS161和74LS192芯片，還有門電路芯片，所以電路有點繁瑣。方案二的特點是主體電路僅僅使用了一種芯片74LS192，芯片的功能運用同樣很容易理解，也很容易實現分、秒的60進制和小時的12翻1功能。并且運用的芯片較少，僅僅使用了74LS192芯片，還有門電路芯片，所以很簡潔明了。3 設計實驗器件的選擇3.1 方案一器件的選擇74LS161芯片三個74LS192芯片三個74LS48芯片六個共陰七段數碼管六個74LS00、74LS20和74LS08各一個單刀雙擲開關三個68K，15K電

13、阻各一個0.1uF，10uF電容各一個555定時器一個面包板一塊導線若干3.2 方案二器件的選擇74LS192芯片六個74LS48芯片六個共陰七段數碼管六個74LS08、74LS00、74LS04各若干個按鈕開關兩個33K電阻兩個0.01uF電容兩個555定時器一個68K，15K電阻各一個0.1uF，10uF電容各一個面包板一塊導線若干4 實驗過程4.1 實驗過程中用到的主要儀器和儀表多功能萬用電表一個，+5V直流電源4.2調試電路的方法和技巧。1、按圖電路，用仿真軟件進行仿真，電路的設計。2、按圖電路在面包板上接線。確定電路連線的正確后，通上電源,先將對脈沖輸入進行檢測，等正確后，將脈沖信號

14、舒服電路中。先對電路進行校時和校分的調整，看校時校分電路是否能正確工作，然后通過校時校分的調整使較快地檢驗分和秒能否進行60進制進位，然后檢驗時的12進制、看能否12翻1。若都正確、說明電路圖已經完全沒有問題了。4.3電路性能指標測試結果，是否滿足要求及對成果的評價電路性能指標測試，達到了預期的實驗效果，數字電子鐘能準確計時，并能實現小時12翻1和分、秒60進1的功能。校時電路也能實現準確地校時。4.4調試中出現的故障、原因及排除方法故障一：由555定時器組成的多諧振蕩器無法輸出1Hz脈沖原因：經過多次檢查，電路的連接和器件都沒有問題，最后才檢查出是面包板下面的連接沒有接觸好。排除方法：最后把

15、面包板拆下來，把里面的接觸弄好，這樣就解決了，能產生1Hz的脈沖了。故障二：秒的十位不能進位到分的個位原因：經過多次檢查，分個位的74LS192芯片接線接錯了，所以才無法進位。排除方法：把分個位的74LS192芯片正確接線后就能進行進位了，并接入輸入信號后就能正常進位了。5 所用的元器件結構及功能5.1 芯片74LS16174LS161 為可預置的4 位二進制同步計數器。74LS161 的清除端是異步的。當清除端CLEAR 為低電平時，不管時鐘端CLOCK 狀態如何，即可完成清除功能。161 的預置是同步的。當置入控制器LOAD 為低電平時，在CLOCK上升沿作用下，輸出端QAQD 與數據輸入

16、端AD 相一致。對于54/74161，當CLOCK 由低至高跳變或跳變前，如果計數控制端ENP、ENT 為高電平，則LOAD 應避免由低至高電平的跳變，而54/74LS161無此種限制。161 的計數是同步的，靠CLOCK 同時加在四個觸發器上而實現的。當ENP、ENT 均為高電平時，在CLOCK 上升沿作用下QAQD 同時變化，從而消除了異步計數器中出現的計數尖峰。對于54/74161，只有CLOCk 為高電平時，ENP、ENT 才允許由高至低電平的跳變，而54/74LS161 的ENP、ENT 跳變與CLOCK 無關。引出端符號：PCO 進位輸出端 CLOCK 時鐘輸入端（上升沿有效） C

17、LEAR 異步清除輸入端（低電平有效） ENP 計數控制端 ENT 計數控制端 ABCD 并行數據輸入端LOAD 同步并行置入控制端（低電平有效） QAQD 輸出端74LS161的管腳圖如圖5-1所示：圖5-1 74LS161的管腳圖5.2 芯片74LS192192 的清除端是異步的。當清除端（MR）為高電平時，不管時鐘端（CPD、CPU）狀態如何，即可完成清除功能。192 的預置是異步的。當置入控制端（PL）為低電平時，不管時鐘CP的狀態如何，輸出端（Q0Q3）即可預置成與數據輸入端（P0P3）相一致的狀態。192 的計數是同步的，靠CPD、CPU同時加在 4 個觸發器上而實現。在CPD、C

18、PU上升沿作用下Q0Q3 同時變化，從而消除了異步計數器中出現的計數尖峰。當進行加計數或減計數時可分別利用CPD或CPU，此時另一個時鐘應為高電平。當計數上溢出時，進位輸出端(TCU)輸出一個低電平脈沖，其寬度為CPU低電平部分的低電平脈沖；當計數下溢出時，錯位輸出端(TCD)輸出一個低電平脈沖，其寬度為CPD低電平部分的低電平脈沖。當把TCD和TCU分別連接后一級的CPD、CPU，即可進行級聯74LS192的管腳圖如下圖5-2所示： 圖5-2 74LS192的管腳圖5.3 芯片74LS48輸出端（YaYg）為高電平有效，可驅動燈緩沖器或共陰極 VLED。當要求輸出 015 時，消隱輸入(BI

19、)應為高電平或開路，對于輸出為 0 時還要求脈沖消隱輸入(RBI)為高電平或者開路。當BI為低電平時，不管其它輸入端狀態如何，YaYg均為低電平。當RBI和地址端（A0A3）均為低電平，并且燈測試輸入端(LT)為高電平時，Ya Yg為低電平，脈沖消隱輸出(RBO)也變為低電平。當BI為高電平或開路時，LT為低電平可使YaYg均為高電平。48 與 248 的引出端排列、功能和電特性均相同，差別僅在顯示 6 和 9,248 所顯示的6 和 9 比 48 多出上杠和下杠。引出端符號A0A3 譯碼地址輸入端BI/RBO消隱輸入（低電平有效）/脈沖消隱輸出（低電平有效）LT燈測試輸入端（低電平有效）RB

20、I脈沖消隱輸入端（低電平有效）YaYg 段輸出。74LS48的管腳圖如下圖5-3所示： 圖5-3 74LS48的管腳圖5.4 555定時器555定時器是一種數字電路與模擬電路相結合的中規模集成電路。該電路使用靈活、方便，只需外接少量的阻容元件就可以構成單穩態觸發器和多諧振蕩器等，因而廣泛用于信號的產生、變換、控制與檢測。555定時器產品有TTL型和CMOS型兩類。TTL型產品型號的最后三位都是555，CMOS型產品的最后四位都是7555，它們的邏輯功能和外部引線排列完全相同。它由三個阻值為5k的電阻組成的分壓器、兩個電壓比較器C1和C2、基本RS觸發器、放電晶體管T、與非門和反相器組成。分壓器

21、為兩個電壓比較器C1、C2提供參考電壓。u11和u12分別為6端和2端的輸入電壓。當u11，u12 時，C1輸出為低電平，C2輸出為高電平，基本RS觸發器被置0，晶體管T導通，輸出端u0為低電平。當u11，u12 時，C1輸出為高電平，C2輸出為低電平，基本RS觸發器被置1，晶體管T截止，輸出端u0為高電平。當u11 時，基本RS觸發器狀態不變，電路亦保持原狀態不變。555定時器的內部結構如圖5-4-1所示。 圖5-4-1 555定時器的內部結構圖555定時器的外部管腳圖如圖5-4-2所示。 圖5-4-2 555定時器的外部管腳圖5.5 幾個集成門電路的內部電路及外部管腳引腳圖74LS00的內

22、部電路及外部管腳引腳圖，如圖5-5-1所示。 圖5-5-1 74LS00的內部電路及外部管腳引腳圖74LS04的內部電路及外部管腳引腳圖，如圖5-5-2所示。 圖5-5-2 74LS04的內部電路及外部管腳引腳圖74LS08的內部電路及外部管腳引腳圖，如圖5-5-3所示。 圖5-5-3 74LS08的內部電路及外部管腳引腳圖74LS20的內部電路及外部管腳引腳圖，如圖5-5-4所示。 圖5-5-4 74LS20的內部電路及外部管腳引腳圖6 總結（結束語）6.1 收獲：通過這次課程設計，加強了我們動手、思考和解決問題的能力。而且還可以記住很多東西。比如一些芯片的功能，平時看課本，這次看了，下次就

23、忘了，通過動手實踐讓我們對各個元件映象深刻。認識來源于實踐，實踐是認識的動力和最終目的，實踐是檢驗真理的唯一標準。同時我認為我們的工作是一個團隊的工作，團隊需要個人，個人也離不開團隊，必須發揚團結協作的精神。對于我們而言，知識上的收獲重要，精神上的豐收更加可喜。挫折是一份財富，經歷是一份擁有。6.2 體會：在整個設計過程中，我們通過這個方案包括設計了一套電路原理和仿真電路連接圖，和芯片上的選擇。通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發現了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。這次課程設計終于順利完成了，在設計中遇到了很多專業知識問題，最后在老師的辛勤指導下，終于游逆而解。同時，在老師的身上我們學也到很多實用的知識，在次我們表示感謝！同時，對給過我幫助的所有同學和各位指導老師再次表示忠心的感謝！6.3 改進設計的建議和展望：這個實驗有很大的實際應用價值，在方案二里實際電路的穩定性不好，剛接入信號脈沖時電路不是出于0