1、集成電路設計報告同步二進制加法計數器的設計與仿真院 系： 材料與光電物理學院專 業： 微電子學一班 學 號： 2007700810 姓 名： 郭 俊 指導教師： 唐明華 教授 報告提交日期： 2010 年 9 月目 錄摘要 1關鍵詞 11 引言 22 時序邏輯電路 4 2.1 時序邏輯電路概述 4 2.2 同步時序邏輯電路的一般設計方法 53 設計7 3.1 二進制計數器原理 7 3.1.1 T觸發器 7 3.1.2 同步二進制加法計數器的原理 7 3.2 二進制計數器設計 8 3.2.1 四位二進制計數器的設計 9 3.2.2 檢查設計的電路能否自啟動134 仿真 144.1 仿真原理 14

2、4.2 仿真結果與分析 155 硬件描述語言VHDL設計及仿真176 結論 227 體會與展望 23參考文獻 24致謝 25附錄 26同步二進制加法計數器的設計與仿真摘 要：本文首先介紹了同步時序邏輯電路一般設計步驟,然后在理解和掌握同步二進制計數器原理的基礎上，采用傳統的設計方法設計出了一個同步四位二進制加法計數器，并且運用MAX+Plus2軟件對四位二進制計數器進行了仿真，根據仿真結果，對時序和波形進行了分析。最后采用VHDL語言設計了一個復雜的四位二進制加法計數器。關鍵詞：時序邏輯電路，同步二進制加法計數器，VHDL語言，MUX+plus2, 仿真 Design and simulati

3、on of synchronous binary carry counterAbstract: this paper introduces the ordinary design method of sequential logic circuit at first. Then on the basis of the principle and the structure of synchronous binary counters, I designs up a four binary carry counter. The circuit is designed and the simula

4、tion of this circuit is carried out by MUX+plus2. According to the results of the simulation, its waveform and timing delay are analyzed. At last, with the help of VHDL language,I designs up a complex synchronous binary carry counter.Keywords: sequential logic circuit, synchronous binary counters, V

5、HDL language, MUX+plus2, simulation1 引言計數器是數字電子技術中應用的最多的時序邏輯電路。計數器不僅能用于對時鐘脈沖計數，還可以用于分頻、定時、產生節拍脈沖和脈沖序列以及進行數字運算等。但是并無法顯示計算結果，一般都是要通過外接LCD或LED屏才能顯示。20世紀70年代開始，用數字電路處理模擬信號的所謂“數字化”浪潮已經席卷了電子技術幾乎所有的應用領域.時序電路的運用隨處可見。計數器是數字電路中使用最多的一種時序邏輯電路。計數器是大規模集成電路中運用最廣泛的結構之一。在模擬及數字集成電路設計當中,靈活地選擇與使用計數器可以實現很多復雜的功能,可以大量減少電路

6、設計的復雜度和工作量。計數器在現在電子電路中有著廣泛的應用，它已經成為了數字設備常用的基本部件之一。一個系統性能的好壞，常常與計數器的性能關系很大。計數器的種類繁多。按照計數器中的觸發器是否同時翻轉分類，可把計數器分為同步計數器和異步計數器，常用的同步計數器有74160系列、74LS190系列，常用的異步計數器有74LS290系列。計數器是一種基礎測量儀器，到目前為止已有30多年的發展史，早期設計師們追求的目標主要是擴展測量范圍再加上提高測量精度和穩定度等，這些也是人們衡量電子計算器的技術水平，也決定電子計數器價格高低的主要依據，隨著科學技術的發展，用戶對電子計數器也提出了新的要求，對于低檔產

7、品要求使用操作方面，量程(足夠)寬，可靠性高，價格低。而對于中高檔產品，則要求高分辨率，高精度，高穩定度，高測量速率。目前主要采用兩種設計方法來進行計數器的設計，第一種為采用傳統的硬件電路設計方法來設計硬件，第二種為采用HDL語言來設計系統硬件。電子設計自動化的普及與CPLD/FPGA器件的廣泛應用，使得計數器的設計變得非常容易。其中可編程計數器使用方便，靈活，能滿足工程上的多種應用。在已有的設計方法中，設計者通常采用2的多次分頻法，這種設計方法從硬件結構上來說常常出現頻率上不去的問題。現在電子設計自動化的日益普及和CPLD/FPGA器件的廣泛使用，使得計數器的設計變得非常容易。這個問題源自曾

8、專武等人任意模值的計數器設計比較1，在現在的自動控制領域，雖然目前市場上的計數器非常多，但通用性比較差，要完成特定的功能往往需要把多片集成電路組合使用，產品的設計和開發周期比較長，且計數器在速度、抗干擾能力等多項指標上滿足不了要求2。為了提高工業控制器中高速計數器的計數頻率，利用FPGA設計，采用層次化的VHDL語言程序設計，可以有效地提高效率和增加靈活性。高速計數器3累計比PLC掃描頻率高得多的脈沖輸入，利用中斷事件完成既定的操作。 本文先對時序邏輯電路的分析方法進行一下簡單的介紹，繼而分析同步二進制加法計數器，最后對同步二進制加法計數器進行設計，對其性能進行分析，最后討論了一下VHDL語言

9、設計二進制加法計數器的優點及步驟。2 同步時序邏輯電路的設計方法2.1 時序邏輯電路4概述在時序邏輯電路中，任意時刻的輸出信號不僅取決于當時的輸入信號，而且還取決于電路原來的狀態，或者說，還與以前的輸入有關。具備這種邏輯功能特點的電路為時序邏輯電路(sequential logic circuit,簡稱時序電路)。時序邏輯電路在結構上有兩個顯著的特點，如圖1所示。第一，時序電路通常包含組合電路和存儲電路兩個組成部分，而存儲電路是必不可少的。第二，存儲電路的輸出狀態必須反饋到組合電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出。由于存儲電路中觸發器的動作特點不同，在時序電路中又有同步時序

10、電路和異步時序電路之分。在同步時序電路中，所有觸發器狀態的變化都是在同一時鐘信號操作下同時發生的。而在異步時序電路中，觸發器狀態的變化不是同時發生的。此課程設計的研究就是主要針對同步時序電路中的計數器。zkqiq1xix1y1yiz1存儲電路組合邏輯電路圖1 時序邏輯電路的邏輯框圖時序電路的框圖可以畫成圖1所示的普通形式，圖中的代表輸入信號，代表輸出信號，代表存儲電路的輸入信號，代表存儲電路的輸出。這些信號的邏輯關系可以用三個向量函數來描述：2.2 同步時序邏輯電路的一般設計方法在設計時序邏輯電路時，要求設計者根據給出的具體邏輯問題，求出實現這一邏輯功能的邏輯電路。所得到的設計結果應力求簡單。

11、當選用小規模集成電路做設計時，電路最簡的標準是所用的觸發器和門電路的數目最少，而且觸發器和門電路的輸入端輸入數目也最少。而當使用中、大規模集成電路時，電路最簡的標準是使用的集成電路數目最少，種類最少，而且互相間的連線也最少。一般按如下步驟進行：一、 邏輯抽象，得出電路的狀態轉換圖或狀態轉換表就是將要求實現的時序邏輯電路功能表示為時序邏輯函數，可以用狀態換表的形式，也可以用狀態轉換圖或狀態機流程圖的形式。這就需要： (1) 分析給定的邏輯問題，確定輸入變量、以及電路的狀態數。通常都是取原因(或條件)作為輸入邏輯變量，取結果作輸出邏輯變量。 (2) 定義輸入、輸出邏輯狀態和每個電路狀態的含意，并將

12、電路狀態順序編號。 (3) 按照題意列出電路的狀態轉換表或畫出電路的狀態轉換圖。 這樣，就把給定的邏輯問題抽象為一個時序邏輯函數了。二、 狀態化簡 若兩個電路狀態在相同的輸入下有相同的輸出，并且轉換到同樣一個次態去，則稱這兩個狀態為等價狀態。顯然，等價狀態是重復的，可以合并為一個。電路的狀態數越少，設計出來的電路就越簡單。 狀態化簡的目的就在于將等價狀態合并，以求得最簡的狀態轉換圖。三、 狀態分配 狀態分配又稱狀態編碼。 時序邏輯電路的狀態是用觸發器狀態的不同組合來表示的。首先，需要確定觸發器的數目。因為個觸發器共有種狀態組合，所以為獲得時序電路所需的個狀態，必須取 (1)其次，要給每個電路狀

13、態規定對應的觸發器狀態組合。每組觸發器的狀態組合都是一組二值代碼，因而又將這項工作稱為狀態編碼。在的情況下，從個狀態中取個狀態的組合可以有多種不同的方案，而每個方案中個狀態的排列順序又有許多種。如果編碼方案選擇得當，設計結果可以很簡單。反之，編碼方案選得不好，設計出來的電路就會復雜的多，這里面有一定的技巧。此外，為便于記憶和識別，一般選用的狀態編碼和它們的排列順序都遵循一定的規律。四、 選定觸發器的類型，求出電路的狀態方程、驅動方程和輸出方程 因為不同不同邏輯功能的觸發器驅動方式不同，所以用不同類型觸發器設計出的電路也不一樣。為此，在設計具體的電路前必須選定觸發器的類型。選擇觸發器類型時應考慮

14、到器件的供應情況，并應力求減少系統中使用的觸發器種類。 根據狀態轉換圖(或狀態轉換表)和選定的狀態編碼、觸發器的類型，就可以寫出電路的狀態方程、驅動方程和輸出方程了。五、 根據得到的方程式畫出邏輯圖六、 檢查設計的電路能否自啟動 如果電路不能自啟動，則需采取措施加以解決。一種解決辦法是在電路開始工作時通過預置數將電路的狀態置成有效狀態循環中的某一種。另一種解決辦法使通過修改邏輯設計加以解決。 至此，邏輯設計工作已經完成。圖2用方框圖表示了上述設計工作的大致過程。 圖2 同步時序邏輯電路的設計過程3 設計目前生產的同步計數器芯片基本上分為二進制和十進制兩種，而十進制同步計數器的設計原理是以二進制

15、同步計數器為基礎的。下面首先簡單介紹二進制同步計數器構成所用到的T觸發器的邏輯功能和特性，繼而對同步二進制加法計數器的邏輯電路、驅動方程、狀態方程、輸出方程等等進行分析，再根據同步時序邏輯電路的設計步驟設計同步二進制加法計數器。3.1 二進制計數器原理3.1.1 T觸發器4同步計數器通常用T觸發器構成，設計之前，首先要了解需要用到的T觸發器的功能：在某些場合，需要這樣一種邏輯功能的觸發器，當控制信號T=1時每來一個時鐘信號它的狀態就翻轉一次；而當T=0時，時鐘信號到達后它的狀態保持不變。具備這種邏輯功能的觸發器稱為T觸發器。它的特性表如表1所示。從特性表寫出T觸發器的特性方程為 (2)它的狀態

16、轉換圖和邏輯符號如圖3和圖4所示。事實上只要將JK觸發器的兩個輸入端連在一起作為T端，就可以構成T觸發器。正因為如此在觸發器的定型產品中通常沒有專門的觸發器。因為MAX+plus軟件中含有T觸發器，所以設計同步計數器時直接用的T觸發器。當T觸發器的控制端接至固定的高電平時(即T恒等于1)，則式(2)變為 即每次CLK信號作用后觸發器必然翻轉成與初態相反的狀態。3.1.2同步二進制計數器的原理根據二進制加法運算法則可知，在一個多位二進制數的末位加1時，若其第I位（即任何一位）以下各位皆為1時，則第I位應改變狀態（由0變成1，由1變成0）。而最低位的狀態在每次加1時都要改變。例如1011011+1

17、=1011100 按照上如原則，最低的三位改變了狀態，而高四位狀態未變。由T觸發器構成同步計數器，其結構形式有兩種。一種是控制輸入端T的狀態。當每次CLK信號(也就是計數脈沖)到達時，是該翻轉的那些觸發器輸入控制端，不該翻轉的 。另一種形式是控制時鐘信號，每次計數脈沖到達時，只能加到該翻轉的那些觸發器的CLK 輸入端上，而不能加給那些不該翻轉的觸發器。同時，將所有的觸發器接成的狀態。由此可知，當通過T端的狀態控制時，第i位觸發器輸入端的邏輯式應為 (3)只有最低位例外，按照計數規則，每次輸入計數脈沖時它都要翻轉，故。3.2二進制計數器設計自下向上的硬件電路設計方法的主要步驟是：根據系統對硬件的

18、要求，詳細編制技術規格書，并畫出系統控制流圖，對系統的功能進行細化，合理地劃分功能模塊，并畫出系統的功能框圖；接著進行各功能模塊的細化和電路設計;各功能模塊的電路設計、調試完成后，將各功能模塊的硬件電路連接起來再進行調試；最后完成整個系統的硬件設計。自下至上的設計方法充分體現在各功能模塊的電路設計中。下面以四位二進制計數器為例加以說明。圖3 四位二進制計數器的狀態轉換圖3.2.1四位二進制計數器設計邏輯抽象，得到電路的狀態轉換圖或狀態轉換表。取進位信號為輸出邏輯變量C，同時規定有進位輸出時C=1，無進位輸出時C=0。十進制計數器應該有十六個有效狀態若分別用S0、S1、表示，則可畫出圖4所示的電

19、路狀態轉換圖。因為二進制計數器必須用16個不同的狀態表示已經輸入的脈沖數。根據式(1)知，現要求，故應取觸發器位數，因為16 =24 (4)假如對狀態分配無特殊要求，可以取自然二進制數00001111作為S0S15的編碼，于是得到了表3中的狀態編碼。計數脈沖電路狀態等效十進制數進位輸出CQ3Q2Q1Q0000000010001102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115116000000表3： 二進制電路的狀態轉換表由

20、于電路的次態Q3*Q2*Q1*Q0*和進位輸出C唯一地取決于電路的現態Q3Q2Q1Q0的取值，故可根據表3畫出表示次態邏輯函數和進位輸出函數的卡諾圖，如圖9所示。為清晰起見，可將圖9所示的卡諾圖分解為圖10所示的五個卡諾圖，分別表示為Q3*、Q2*、Q1*、Q0*和C這五個邏輯函數。從卡諾圖可以得到電路的狀態方程為： (5) 電路的輸出方程為 (6)圖5（1）所示電路就是按式(3)接成的4位二進制同步加法計數器，所用T觸發器為上升沿有效。由圖可見，各觸發器的驅動方程為 (7) Q1Q0Q3Q200011110000001/00010/00100/00011/0010101/00110/0100

21、0/00111/0111101/01110/00000/11111/0101001/01010/01100/01011/0 圖4 電路次態輸出Q1Q0Q3Q200011110000000010010111101101111Q1Q0Q3Q200011110000010011101111101100010 (a) Q3*(b) Q2*Q1Q0Q3Q200011110001001011001111001101001Q1Q0Q3Q200011110000101010101110101100101（c）Q1*（d）Q0*Q1Q0Q3Q200011110000000010000110010100000 (

22、e) C圖5 卡諾圖的分解根據狀態方程和輸出方程求出電路的狀態轉換表，如表2所示。利用第16個計數脈沖到達時C端電位的下降可作為向高位計數器電路進位的輸出信號。圖7為所示電路的時序圖。有時序圖可以看出，若計數輸入脈沖的頻率為，則Q0、Q1、Q2和Q3端輸出脈沖的頻率將依次為、和。針對計數器的這種分頻功能，也將它稱為分頻器。此外，每輸入16個計數脈沖計數器工作一個循環，并在輸出端Q3產生一個進位輸出信號，所以又將這個電路稱為16進制計數器。計數器中能計到的最大數稱為計數器的容量，它等于計數器所有各位全為1時數值。位二進制計數器的容量等于-1。在實際生產的計數器芯片中，往往還會附加一些控制電路，以

23、增加電路的功能和使用的靈活性。例如增加預置數、保持和異步置零等附加功能。3.2.2 檢查設計的電路能否自啟動將6個無效狀態1010、1011、1100、1101、1110和1111分別代入狀態方程中，由得次態或次態的次態可知，電路能夠自啟動。圖7為完整的狀態轉換圖。4仿真4.1 仿真原理本文使用了MAX+plus II5對設計的電路進行設計仿真。MAX+plus II是世界最大的可編程器件供應商之一的Altera公司推出的一款CPLD/FPGA開發平臺。其全稱為Multiple Array Matrix and Programmable Logic User Systems。它具有原理圖輸入和

24、文本輸入(采用硬件描述語言)兩種輸入手段，可支持VHDL、Verilog HDL、AHDL6多種硬件描述語言；利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設計圖電路或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中(如FPGA芯片)，做成ASIC7芯片。它是EDA設計中不可缺少的一種有用工具，目前在國內使用較為普遍，符合工業標準，能在各類設計平臺上運行，操作方便、簡單易學。但是，由于該工具是針對可編程芯片而設計的，因此它不支持系統行為級的描述和仿真。以下圖八為MAX+plusII進行CPLD/FPGA設計的流程： 圖 8 CPLD/FPGA設計的流程4.2 仿真結果與分析 下

25、面將對同步二進制計數器電路進行詳細的仿真分析。本設計為同步二進制加法計數器，首先要進行圖形輸入，輸入圖形檢查無誤后，就可以進行仿真，仿真波形輸入后按下仿真鍵，此時觀察的便是其時序波形圖，研究電路隨其時鐘信號的到來而出現相應的脈沖；仿真結果從波形上來看，很難給出定量的信號延遲關系，所以還要進行時序分析。當完全滿足要求后就可以通過編輯器下載到指定的芯片中去，以生成ASIC芯片。(1) 時序波形圖 圖9時序波形圖從波形圖9可以看出此計數器在上升沿有效，當時鐘上升沿信號到來時，計數加1，加到15時，下一個時鐘上升沿到來，進位C加1，而其它Q0Q1Q2Q3又變為0000，說明此電路的設計符合要求。當清零

26、信號有效時Q0Q1Q2Q3變為0000，波形存在一定的延時，這是模擬實際電路的結果，總的來說，波形符合要求，設計還是成功的。(2) 時序分析 圖10 時序分析由以上圖10延時結果可以看出，時鐘上升沿到來時，Q0延時2.8ns，Q1延時2.8ns，Q2延時2.8ns，Q3延時2.8ns，C延時輸出7.4ns，電路越復雜，它的延時就會越長。比起波形圖來，此圖表對延時分析相對比較直觀。(3) 最后生成芯片圖圖11 芯片圖5硬件描述語言VHDL7設計及仿真一：硬件電路描述語言的特點 （1）采用自上向下的設計方法。所謂自上向下的設計方法，就是從系統的整體要求出發，自上而下地逐步將設計內容細化，最后完成系

27、統硬件的整體設計。在利用HDL的硬件設計方法中，設計者將系統硬件設計自上而下分為三個層次進行。第一層次為行為描述，第二層次為RTL方式描述，第三層次是邏輯綜合。 由邏輯綜合工具產生門級網絡表后，在最后完成硬件設計時，還可以有兩種選擇：第一種是采用由自動布線程序將網絡表轉換成相應的ASIC芯片的制造工藝，做出ASIC芯片;第二種為將網絡表轉換成FPGA或CPLD的編程碼點，然后寫入對應的芯片，完成硬件電路的設計。（2）系統中可大量的采用ASIC芯片。（3）采用系統早期仿真。（4）降低了硬件電路的設計難度。（5）主要設計文件為用HDL語言編寫的源程序。二：用VHDL設計四位二進制加法計數器采用VH

28、DL語言設計一個4位二進制計數器74163，它具有同步清零、同步置數、計數控制和進位輸出控制功能。如下圖12所示。 圖12 4位二進制計數器741631：各端口功能CLK：時鐘信號，上升沿計數；CLRL：同步清零端，低電平有效；LDL：同步置位控制端，低電平有效；ENP：與ENT同時為1時，計數使能；ENT：為1時，可進行進位；D3.0：計數器置數輸入；Q3.0：計數器狀態輸出；RCO：計數器進位輸出。2:程序設計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity k74163 ispo

29、rt(clk,clrl,ldl,enp,ent:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); rco:out std_logic);end entity k74163;architecture rtl of k74163 issignal count_4:std_logic_vector(3 downto 0);begin q=count_4; process(clk,clrl,ldl,enp,ent) is begin if (clkevent and clk=1)th

30、en if (clrl=0) then count_4=0000; elsif (ldl=0) then count_4=d; elsif(ent=1) then if(count_4=1111) then rco=1; count_4=0000; elsif(enp=1) then count_4= count_4+1; end if; end if; end if; end process; end architecture rtl;三：仿真（一）仿真波形（需反映出LDL 、ENT 、ENP 、CLRL對電路狀態的影響）圖13 仿真波形從仿真波形看，非常好的實現了既定的功能，從理論上來講，

31、這是一個比較合理的設計，功能比較復雜，但是實現過程還是比較的簡單。但是在實際的應用過程之中還要考慮延時，抖動等諸多因素。（二）時序分析（電路工作頻率、建立保持時間、延遲時間分析）1：建立和保持時間分析：圖14 建立和保持時間分析 建立和保持時間分析用來計算從輸入引腳到觸發器，鎖存器和異步RAM的信號輸入所需的最少建立時間和保持時間。圖顯示clrl到觸發器count_40.Q所需的最小建立/保持時間為3.3ns/0.0ns,而其他的輸入到各個觸發器的時間各有差異。2：時序邏輯電路性能分析： 圖15 性能分析圖圖15顯示被分析的時鐘名稱為clk, 制約性能的源節點為cout_43.Q. 時鐘信號的

32、最高頻率為113.63MHz,所需的最小時鐘周期為8.8ns.3：傳輸延遲分析：圖16 傳輸延遲圖 通過圖，可以看到輸入節點clk到所有目標之間的延遲為2.8ns,因為clk為全局時鐘，它到所有邏輯單元的延遲相同。單擊List Paths 按鈕，彈出的時間分析結果提示對話框提示設計者已完成了最長延遲路徑的分析。6 結論通過做課程設計，我基本掌握了同步二進制加法計數器的設計與仿真方法，自己的動手能力有了進一步的提高。采用傳統的時序邏輯電路的設計方法，做出來的四位二進制計數器能夠滿足基本的設計要求，但是不易實現復雜的控制功能。在仿真的時候，存在波形延時和時序誤差，給它的應用帶來的不利的影響。在實際

33、設計過程中要根據實際情況來選擇器件和電路，以求達到最佳的效果。在設計過程中我根據要求，只設計要計數器的核心部分，與實際在市場上流通的計數器相比，還有許多的不足之處，需要加以改進。由于本人能力有限，目前只能夠做到這樣的水平，我會在以后加以提高。7 體會與展望通過本次課程設計，我獲益良多。通過查找文獻，理解與吸收別人的研究成果，我懂得的大學的學習的多方面的，需要及時的跟上最新科研的腳步。在課程設計過程中，我采用了MAX+Plus2進行仿真。通過對軟件的學習，我發現了許多新的功能，學會了分析波形和時序的含義。在設計過程中我懂得了要有堅持的精神和非常大的耐心，不斷的嘗試才能夠找到好的方法。從正文中可以

34、看出，采用硬件描述語言可以大幅降低電路的設計難度，并且可以在行為級，RTL級和門級進行仿真。設計效率比較高，是目前比較流行的一種設計方法。比較采用兩種設計方法設計出來的四位二進制計數器，可以發現采用硬件描述語言可以非常容易的實現控制功能。目前還有許多新的方法來設計任意位的計數器，我們可以加以思考。 參 考 文 獻1 曾專武 黃衛立.任意模值的計數器設計比較J.湖南城市學院學報.2003,6期:119-121頁2 李鋒 盧佩 劉成臣.應用VHDL語言在PLD器件上設計實現可編程計數器J.現代電子技術.2002年,5期:51-53頁3 何永泰 肖麗仙.基于FPGA的高速計數器設計J.電氣應用.20

35、06年,4期:140-142頁.4 閻石. 數字電子技術基礎(第五版)M. 北京:高等教育出版社,2006. 5 王輝 殷穎 陳婷.MAX+plus2和Quartus 2應用與開發技巧M.機械工業出版社,20076 侯伯亨,劉凱，顧新. VHDL硬件描述語言與數字邏輯電路設計(第三版）M.西安:電子科技大學出版社,2009.6 東方人華.MAX+plus2入門與提高M.北京:清華大學出版社.20048 T Onomi.high-speed single flux-quantum up/down counter for neural computation using stochastic lo

36、gicJ.Journal of physics,Issue 1,20089 Krishnaswamy,S.;Plaza,S.M.;Markov,I.L.;Hayes,J.P.Signature-Based SER Analysis and Design of Logic Circuits.Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on,2009, Vol.28,No.1:3-810 T. Grzes;V. Salauyou and I. Bulatova. Power estimation methods in digital circuit design. Optoelectronics, Instrumentation and Data Processing，2009，Vol.45，No.6:4-7.致 謝首先感謝教我專業課的各位老師，他們帶領我進入了微電子的專業領域。特別要感謝唐老師，這次課程設計教會了我許多的東西，使我的動手能力有了一定的提高。同時要感謝同學們，在課程設計過程中給了我許多的指導，在困難中給我非常大的支持與鼓勵。最后，感謝一直支持我的父母親，他們給了我許多的幫助。附 錄附錄一：同步二進制加法計數器