1、課程設計任務書學生姓名： 專業班級： 指導教師： 工作單位： 題 目：字符發生器初始條件：Quartus 軟件， EDA要求完成的任務： 1了解點陣字符的產生和顯示原理。2了解E2PROM和1616點陣LED的工作機理。3. 加強對于總線產生，地址定位的EPLD實現。4. 顯示武漢理工大學歡迎你，感謝您報考理工大學時間安排：學習Quartus 語言的概況 第1天學習Quartus 語言的基本知識 第2、3天學習Quartus 語言的應用環境，調試命令，繪圖能力 第4、5天課程設計 第6-9天答辯 第10天 指導教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目錄摘要IAbstrac

2、tII緒論11.設計內容及要求21.1設計的主要任務21.2 設計原理22. Quartus簡介32.1 Quartus 概述32.2 Quartus 特點32.3 Quartus 的安裝及啟動33字符發生器的原理圖及方法53.1 設計思路53.2 各模塊的作用54器件及元件功能74.1 74LS161和兩輸入與非門用來構成十三進制計數器74.2 address模塊84.3分頻器104.4 ROM256X16存儲器114.5 16X16點陣模型145 總體設計電路156 結論17參考文獻：18附錄19摘要關鍵字：eda；信息傳播；漢字點陣。Abstract緒論如果每一瞬間，只有一列發光，那就需

3、要把整個的漢字“縱向取模”，送到顯示屏。1. LED的顯示原理： 1616掃描LED點陣的工作原理同8位掃描數碼管類似。它有16個共陰極輸出端口,每個共陰極對應有16個LED顯示燈，所以其掃描譯碼地址需4位信號線（sel0-sel3），其漢字掃描碼由16位段地址（l0-l15）輸入。 通過時鐘的每列掃描顯示完整漢字。 2. 本試驗實現輸出“武漢理工大學歡迎你，感謝您報考理工大學”這些漢字。1.設計內容及要求1.1設計的主要任務設計內容1了解點陣字符的產生和顯示原理。2了解E2PROM和1616點陣LED的工作機理。3. 加強對于總線產生，地址定位的EPLD實現。1.2 設計原理1616掃描LE

4、D點陣的工作原理同8位掃描數碼管類似。它有16個共陰極輸出端口，每個共陰極對應有16個LED顯示燈。所以其掃描譯碼地址需4位信號線。2864 E2PROM存貯器是電可擦除/編程的只讀存貯器，容量為8k8bit ,有13位并行地址線和8位并行數據線，而一個完整的字符所需的存貯容間為32字節即328 bit，也就是說2864最多可連續存256個1616點陣字形。存貯方式可事先約定好。本設計就是要通過EPLD芯片產生讀時序，將字形從2864中讀出，然后產生寫時序，寫入1616的點陣，使其掃描顯示輸出。2. Quartus簡介2.1 Quartus 概述。2.2 Quartus 特點。2.3 Quar

5、tus 的安裝及啟動開始安裝，雙擊安裝包中setup.exe，單擊下一步即可順利完成。雙擊桌面快捷方式，即可打開如下圖2.1所示。圖2.1 3字符發生器的原理圖及方法時鐘脈沖分頻器地址計數器Rom存儲器Address16x16點陣顯示器1Hz脈沖圖3.1 字符發生器的方框圖3.1 設計思路字符要用16x16點陣顯示所以涉及到行列的顯示，根據字符將16x16點陣中所需點亮的二極管的內容存儲到ROM存儲器中，同時列依次掃描，計數器對16x16點陣顯示器的行進行循環計數。3.2 各模塊的作用此電路由分頻器，十三進制計數器，ROM存儲器，地址計數器組成。分頻器的作用是將50Mhs的信號分為25Khz信

6、號，提供給地址計數器與ROM存儲器作為所需的時鐘信號。地址計數器的作用是在時鐘信號作用下，將從ROM中讀出的信號對應正確的位置上的數值顯示在點陣上。Reset是復位端，起復位作用，低電平時起作用。輸出端qout15.0對應點陣上的L0L15，為點陣的行驅動信號輸出， ad3.0對應點陣上的列，隨著ad3.0的增加依次對列掃描。十三位進制計數器的輸出與地址計數器的輸出共同作用在ROM的輸入，由此決定qout15.0的輸出，使得輸出字符循環顯示。此十三進制計數器是由74LS161實現。ROM是一個ROM256X16的存儲數據的具有讀寫功能的存儲器，設計中存儲著“武漢理工大學歡迎你，感謝您報考理工大

7、學”這十九個字，在ad7.0輸入相應地址時讀取ROM256X16中相應的數據然后后經q15.0輸出。主要功能是存儲數據。圖3.2 點陣原理圖 4器件及元件功能4.1 74LS161和兩輸入與非門用來構成十三進制計數器圖4.1 器件圖LDN：同步置數端 ； ENT/ ENP：使能信號控制端 ； CLRN：異步置零端； CLK：時鐘信號輸入端 ； A .B. C. D：輸入端;RCO：進位信號輸出端; QA .QB. QC. QD：輸出端。74LS161為同步可預置數四位二進制計數器。圖4.2 74LS161內部結構CLKCLRNLDNENTENP工作狀態X0XXX置零10XX預置數1111計數X

8、1100保持X11XX保持表4.1 74LS161功能表圖4.3十三進制加法計數器原理圖圖4.4 波形仿真圖4.2 address模塊圖4.5 address模塊原理圖clk為時鐘信號輸入端；reset為復位端，低電平有效；din15.0為接受ROM數據的端口；ad3.0為點陣顯示器的列驅動信號；qout15.0為行驅動信號。Clk1為掃描時鐘信號，控制掃描速度的快慢，當reset復位端為高電平情況下（即不起作用時），脈沖上升沿到來時，ad計數掃描信號端依次選中點陣的各列，din輸入存儲器中的數據，qout依次輸出，在點陣上掃描顯示生成地址選擇的設計程序library ieee;use iee

9、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder is port(clk,reset:in std_logic; din :in std_logic_vector(15 downto 0); ad :out std_logic_vector(3 downto 0); qout :out std_logic_vector(15 downto 0);end adder;architecture a of adder isbegin process(clk,din,reset) variable Q1:std_logi

10、c_vector(3 downto 0):=0000; begin if clkevent and clk=1 then if reset=0or(Q1=1111)then Q1:=0000; else Q1:=Q1+1; end if; qout=din; end if; ad=Q1; end process;end a; 圖4.6 仿真波形4.3分頻器圖4.7分頻器生成分頻器div的設計程序library ieee; -分頻器use ieee.std_logic_1164.all;entity fenpin isport(clk:in std_logic; out_saomiao:out

11、std_logic);end fenpin;architecture fp of fenpin is signal q_1,q_2:std_logic;begin process(clk) variable r:integer:=0; begin if clkevent and clk=1 then if r10000 then r:=r+1; else r:=0;q_2=not q_2; end if; end if; end process; out_saomiaoclock,out_saomiao=a); u2:bitmap_hang port map(clk=a,hang=hang_1

12、); u3:bitmap_lie port map(clk1=a,lie=lie_1); end one;library ieee; -hanguse ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bitmap_hang isport(clk:in std_logic; hang:out std_logic_vector(15 downto 0);end bitmap_hang;architecture one of bitmap_hang isbegin process(clk) variable a:integ

13、er range 0 to 15; variable b:integer:=0; variable c:integer:=0; begin if clkevent and clk=1 then a:=a+1; b:=b+1; if b=100 then b:=0; c:=c+1; if c=288 then c:=0; end if; end if;end if; case a+c is武 when 9= hanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghan

14、ghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghanghangnull; end case; end process;end one;library ieee; -fenpinuse ieee.std_logic_1164.all;entity fenpin isport(clk:in std_logic; out_saomiao:out std_logic);end fenpin;architecture fp of fenpin is signal q_1,q_2:std_logic;begin process(clk) variable r:integer:=0; begin if clkevent and clk=1 then if r10000 then r:=r+1; else r:=0;q_2=not q_2; e