1、如何處理高di/dt負載瞬態    就許多中央處理器 （CPU） 而言，規范要求電源必須能夠提供大而快速的充電輸出電流，特別是當處理器變換工作模式的時候。例如，在 1V 的系統中，100 A/uS 負載瞬態可能會要求將電源電壓穩定在 3% 以內。解決這一問題的關鍵就是要認識到這不僅僅是電源的問題，電源分配系統也是一個重要因素，而且在一款解決方案中我們是很難將這二者嚴格地劃清界限。    這些高 di/dt 要求的意義就在于電壓源必須具有非常低的電感。重新整理下面的公式并求解得到允許的電源電感：  

2、;      在快速負載電流瞬態通道中電感僅為 0.3 nH.為了便于比較，我們來看一個四層電路板上的0.1 英寸 （0.25 cm） 寬電路板線跡所具有的電感大約為 0.7 nH/英寸 （0.3 nH/cm）。IC 封裝中接合線的典型電感在1 nH 范圍內，印刷電路板的過孔電感在0.2 nH  范圍內。    此外，還有一個與旁路電容有關的串聯電感，如圖 1 所示。頂部的曲線是貼裝在四層電路板上的一個22 uF、X5R、16V、1210 陶瓷電容的阻抗。正如我們所期望的那樣（100

3、kHz 以下），阻抗隨著頻率的增加而下降。然而，在800 kHz時有一個串聯電感，此時電容會變得有電感性。該電感（其可以從電容值和諧振頻率計算得出）為 1.7 nH,其大大高于我們 0.3 nH 的目標值。幸運的是，您可以使用并聯電容以降低有效的 ESL.圖 1 底部的曲線為兩個并聯電容的阻抗。有趣的是諧振變得稍微低了一些，這表明有效電感并不是絕對的一半。基下降 50%.這一結果可以歸結為兩個原因：互連電感和兩個電容之間的互感。 于諧振頻率，就兩個并聯的電容而言，新電感則為 1.0 nH 或ESL 下降 40%,而非      

4、60; 圖 1 并聯電容阻抗寄生現象衰減效果    電流通道的環路尺寸在一定程度上決定了連接組件中的寄生電感，組件尺寸決定了環路的面積。尺寸與電感相關系數如表 1 所示，其顯示了各種尺寸陶瓷表面貼裝電容的電容電感。一般來說，體積越大的電容具有更大的電感。該表不包括電路板上貼裝電容的電感，在我們以前的測量中該電感由 1 nH 增加到了 1.7 nH.另一個有趣的問題是端接的位置對電感有很大的影響。0805 電容在電容的較短一側有端接而0508 電容則在較長的一側有端接。這幾乎將電流通道分為了兩半，從而大降低了電感。這種變化了的結構將電感降低了四分

5、之一。    表 1 陶瓷 SMT 電容尺寸會影響寄生電感        總之，高 di/dt 負載需要仔細考慮旁路問題以保持電源動態穩壓。表面貼裝電容需要非常靠近負載以最小化其互連電感。電容具有可能避免大量去耦的寄生電感。降低這一寄生電感的并聯電容是有效的，但互連和互感減弱了這一效果。使用具有更短電流通道的電容也是有效的。這可以用體積較小的部件或具有交流端接（其使用了更短的尺寸用于電流）的部件來實施。     為了討論方便，

6、圖2顯示了電源系統的P-SPICE模型。本圖由補償電路電源、調制器（G1）和輸出電容器組成。內部還包括互連電感、旁路電容負載模型、DC負載和步進負載。        圖2簡易P-SPICE模型輔助系統設計    首先，你需要決定是將電源和負載看作一個個單獨的"黑匣子",還是把問題當作一個完整的電源系統設計來處理。如果使用系統級方法，你可以利用負載旁路電容來降低電源輸出電容，從而節約系統成本。如果使用"黑匣子"方法，你要單獨測試電源和負載

7、。不管使用哪種方法，你都要知道負載需要多大的旁路電容。    首先，估計電源和負載之間的互連電感和電阻的大小。這種互連阻抗（LINTERCONNECT） 形成一個旁路電容器 （CBYPASS） 低通濾波器。我們假設電源輸出阻抗較低。利用該低通濾波器的特性阻抗 （ZO）、負載步進值 （ISTEP） 和允許電壓波動（dV），建立旁路濾波器要求（方程式1-2）：    方程式 1    方程式 2    求解方程式2得到Z0,然后代入方程式1

8、,得到方程式3:    方程式 3    有趣的是，所需電容大小與負載電流的平方除以允許擾動的平方有關，因此要仔細計算這兩個值。    互連電感的范圍從并列電源的幾十nH,到遠距放置電源的數百nHs.一條較為有效的經驗法則是，每英寸增加15 nH左右的互連電感。負載步進為10安培且允許擾動為30mV時，旁路要求范圍為5 nH的500 uF到500 nH的50 mF.    另外，這種濾波器還降低了電源的負載電流上升速率。如果無損濾波器由

9、一個電流方波激勵，則電感電流為正弦。通過對方程式4-7中的電流波形求微分，可以計算得到上升速率。    方程式 4    方程式5    方程式6    方程式7    互連電感為5 nH,旁路電容為500 uF時，10安培步進變化可形成0.2 A/uS電源電流上升速率。更大的電感可產生更低的di/dt.這些數值比系統設計人員所規定的值要小得多。    使用

10、系統級方法時，要在最大化環路帶寬的同時，最小化總電容。現在，請您思考如何使用"黑匣子"方法。你必須在沒有旁路電容和最大期望旁路電容的情況下，讓電源穩定。如前所述，互連電容會推高負載的旁路電容要求。使用"黑匣子"方法時，這反過來又會影響電源的電容。連接電容范圍確定了電源的交叉頻率范圍。在電壓和電流兩種模式下，兩者均成比例關系。你可以最大化無負載電容的交叉頻率，但只要連接負載，交叉頻率就會急劇下降。    表1對舉例系統三個互連電感的要求電容器進行了比較。通過改變互連電感、計算負載旁路電容并設計電源的相應輸出級和控制環

11、路，得到比較數據。案例1的負載和電源并列放置；案例2電源和負載之間的互連電感大小為中等。案例3中，使用線纜連接的電源的電感極高。要求旁路的多少直接與互連電感有關。    本例中，案例 3 是互連電感的 100 倍，旁路電容也是如此。這在電源設計中形成紋波，原因是電源在有和沒有旁路電容器的情況下都必須保持穩定。很明顯，第一種方法更好，因為它使用的電容器最少，成本最低。案例2中，互連電感受到一定的控制，電容器數量有一定增加。案例3中，大量的互連電感帶來了嚴重的成本問題。案例2和案例3也都有一個好處：獨立的電源測試。    表1利用系統級方法降低電源系統成本        圖 3 對小和大互連電感的負載瞬態期間的輸出電壓變化模擬情況進行了比較。小電感響應快速漸次減弱，而大電感則并非如此，花費了較長的時間才穩定下來。這是由于特性阻抗更高以及諧振頻率更低。另外，如果負載電流在該諧振頻率有規律地跳動，則會出現極寬且具破壞性的電壓變化。