1、第十四章 版圖設計2022-2-92022-2-92022-2-9共85頁3 微電子工藝流程簡介 主要介紹N阱CMOS工藝流程，用到的wafer是p型襯底，要用nWELL來構建p溝器件，而n型MOS管就構建在p襯底上。2022-2-9共85頁4第一張mask定義為n-wellmask離子注入：制造nwell。2022-2-9共85頁5第二張mask定義為active mask。 有源區用來定義管子的柵以及允許注入的p型或者n型擴散的源漏區。2022-2-9共85頁6第三張mask為poly mask：包含了多晶硅柵以及需要腐蝕成的形狀。2022-2-9共85頁7第四張mask定義為nmask，

2、用來定義需要注入n的區域。2022-2-9共85頁8第五張mask是pmask。p在Nwell中用來定義PMOS管。2022-2-9共85頁9第六張mask就是定義接觸孔。腐蝕SiO2到需要接觸的層的表面。其次要能夠使金屬接觸到擴散區或者多晶硅區。2022-2-9共85頁10第七張mask就是金屬1metal1）。需要選擇性刻蝕出電路所需要的連接關系。0.35umCMOS的工藝層2022-2-9Fig. MET5 & MVIA5 patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1MVIA1ME

3、T2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5Pad版圖設計幅員幅員(Layout)它包含了集成電路尺寸、各層拓撲定義等器件相關的物理信息數它包含了集成電路尺寸、各層拓撲定義等器件相關的物理信息數據。據。設計規則是如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，設計規則是如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，就是設計規則描述的內容。包括幾何設計規則、電學設計規則、布線規則。就是設計規則描述的內容。包括幾何設計規則、電學設計規則、布線規則。設計規則是各集成電路制造廠家根據本身的工藝特點和技術水平而制定的。設計規則是

4、各集成電路制造廠家根據本身的工藝特點和技術水平而制定的。因此不同的工藝，就有不同的設計規則。因此不同的工藝，就有不同的設計規則。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關。形尺寸與芯片上物理層的尺寸直接相關。2022-2-9 版圖幾何設計規則 版圖設計規則：是指為了保證電路的功能和一定的成品率而提出的一版圖設計規則：是指為了保證電路的功能和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距。組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距。

5、設計規則反映了性能和成品率之間可能的最好的折衷。規則越保守，設計規則反映了性能和成品率之間可能的最好的折衷。規則越保守，能工作的電路就越多能工作的電路就越多(即成品率越高即成品率越高)。描述幾何設計規則的方法：微米規則和描述幾何設計規則的方法：微米規則和規則。規則。2022-2-9層次與層次標記 把設計過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉換成硅芯片時所必需的掩模圖形。層次表示 含義 標示圖 Nwell N阱層 Active N+或P+有源區層 Poly 多晶硅層 Contact 接觸孔層 Metal 金屬層 Pad 焊盤鈍化層 2022-2-92022-2-92022-2

6、-9N阱設計規則2022-2-9編號描 述尺寸(m )目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內N阱覆蓋P+2.0保證N阱四周的場注N區環的尺寸1.4N阱到N阱外N+間隔8.0減少閂鎖效應P+、N+有源區設計規則2022-2-9編 號描 述尺寸目的與作用2.1P+、N+有源區寬度3.5保證器件尺寸，減少窄溝道效應2.2P+、N+有源區間距3.5減少寄生效應Poly層的設計規則2022-2-9編號描 述尺 寸 目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導3.2多晶硅間距2.0防止多晶硅聯條3.3與有源區最小外

7、間距1.0保證溝道區尺寸3.4多晶硅伸出有源區1.5保證柵長及源、漏區的截斷3.5與有源區最小內間距3.0保證電流在整個柵寬范圍內均勻流動Contact層的設計規則2022-2-9編 號描 述尺 寸目的與作用4.1接觸孔大小2.0 x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區覆蓋孔1.5防止PN結漏電和短路4.5有源區孔到柵距離1.5防止源、漏區與柵短路4.6多晶硅孔到有源區距離1.5防止源、漏區與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條Metal層的設計規則2022-2-9編 號描 述尺 寸目的與作用5.1金屬寬度2

8、.5保證鋁線的良好電導5.2金屬間距2.0防止鋁條短路Pad層的設計規則2022-2-9編 號描 述尺 寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串擾6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區最小距離25.0提高可靠性需要 電學設計規則 電學設計規則給出的是由具體的工藝參數抽象出的電學參電學設計規則給出的是由具體的工藝參數抽象出的電學參數，是電路與系統設計模擬的依據。數，是電路與系統設計模擬的依據。 不同的工藝線和工藝流程，電學參數有所不同。不同的工藝線和工藝流程，電學參數有所不同。 描述內容：晶體管模型參數、各層薄層電阻、層與層間的

9、描述內容：晶體管模型參數、各層薄層電阻、層與層間的電容等。電容等。 幾何設計規則是圖形編輯的依據，電學設計規則是分析計幾何設計規則是圖形編輯的依據，電學設計規則是分析計算的依據。算的依據。2022-2-9 完成一個反相器的版圖設計2022-2-92022-2-92022-2-92022-2-92022-2-92022-2-92022-2-92022-2-92022-2-9共85頁33 版圖設計中的相關主題Antenna EffectDummy 的設計Guard Ring 保護環的設計Match的設計2022-2-9共85頁34Antenna Effect原因：大片面積的同層金屬。導致：收集離子

10、，提高電勢。結果：使氧化層擊穿。解決如下：2022-2-9共85頁35MOS dummy 在MOS兩側增加dummy poly。 添加dummy管，可以提供更好的環境一致性。2022-2-9共85頁36RES dummy 類似于MOS dummy方法增加dummy，有時會在四周都加上。2022-2-9共85頁37CAP dummy2022-2-9共85頁38Interconnect 關鍵走線與左右或上下走線的屏蔽采用相同層或中間層連接VSS來處理。 也可增大兩者間的間距來減少耦合。2022-2-9共85頁39Guard Ring的設計2022-2-9共85頁40深阱guard ring提供深阱

11、工藝DNW），可以用來有效隔離不同模塊間的噪聲。這種隔離保護技術只應用在1.8V情況下。且只對NMOS管進行保護。2022-2-9共85頁41MOS的match 對于大的寬長比的MOS管，常采用多指結構，降低柵電阻，減少噪聲，提高工作的頻率。 但是過多的fingers則是不利的。2022-2-9共85頁42MOS管的對稱性 差分對管：2022-2-9共85頁43一維中心對稱的MOS管layout LEF LEF 文件是cell幾何信息庫的文件格式，根據LEF文件的信息決定怎樣布局，怎樣走線，怎樣生成通孔等等。 由生產廠商提供。 由Cadence的工具Virtuoso的Abstract生成。20

12、22-2-92022-2-92022-2-92022-2-92022-2-92022-2-9一個Cell的Abstract2022-2-92022-2-9TLF文件2022-2-9第二部分 自動布局布線2022-2-9 導入文件2022-2-9 放置I/O2022-2-9 加Block2022-2-9 加Ring2022-2-92022-2-9 加 Stripes2022-2-9Place cells2022-2-92022-2-9生成時序文件2022-2-9寄生參數提取2022-2-9時序分析2022-2-92022-2-9 生成時鐘樹文件2022-2-9調試的方法 insert and delete buffers upsize and downsize cells change cell position 2022-2-9 布線2022