1、高速數字系統中的信號完整性及實施方案現在的高速數字系統的時鐘頻率可能高達數百兆hz，其快斜率瞬變和極高的工作頻率，以及很大的密集度，必將使得系統表現出與低速設計迥然不同的行為，浮現了信號完整性問題。破壞了信號完整性將挺直導致信號失真、定時錯誤，以及產生不正確數據、地址和控制信號，從而造成系統誤工作甚至導致系統崩潰。因此，信號完整性問題已經越來越引起高速數字電路設計人員的關注。1 信號完整性問題及其產生機理信號完整性si（signal integrity）涉及傳輸線上的信號質量及信號定時的精確性。在數字系統中對于規律1和0，總有其對應的參考，正1（a）中所示：高于vih的電平是規律1，而低于vi

2、l的電平視為規律0，圖中陰景域則可視為不確定狀態。而由圖1（b）可知，實際信號總是存在上沖、下沖和振鈴，其振蕩電平將很有可能落入陰影部分的不確定區。信號的傳輸延遲會挺直導致不精確的定時，假如定時不夠恰當，則很有可能得到不精確的規律。例如信號傳輸延遲太大，則很有可能在時鐘的升高沿或下降沿處采不到精確的規律。普通的數字芯片都要求數據必需在時鐘觸發沿的tsetup前即要穩定，才干保證規律的定時精確（見圖1（c）。對于一個實際的高速數字系統，信號因為受到電磁干擾等因素的影響，波形可能會比我們想象中的越發糟糕，因而對于tsetup的要求也越發苛刻，這時，信號完整性是硬件系統設計的一個至關重要的環節，必需

3、加以仔細對待。一個數字系統能否正確工作其關鍵在于信號定時是否精確，信號定時與信號在傳輸線上的傳輸延遲和信號波形的損壞程序有關。信號傳輸延遲和波形破損的緣由復雜多樣，但主要是以下三種緣由破壞了信號完整性：（1）反射噪聲 其產生的緣由是因為信號的傳輸線、過孔以及其它互連所造成的阻抗不延續。（2）信號間的串擾 隨著印刷板上電路的密度度不斷增強，信號線間的幾何距離越來越小，這使得信號間的電磁耦合已經不能忽視，這將急劇增強信號間的串擾。（3）電源、地線噪聲 因為芯片封裝與電源平臺間的寄生和的存在，當大量芯片內的電路輸出級同時動作時，會產生較大的瞬態，導致電源線上和地線上電壓波動和變幻，這也就是我們通常所

4、說的地跳。一個數字系統的結構可能十分復雜，它可能包括子板、母板和底板，板間銜接是通過一些銜接子或者電纜來實現的，而高速印制板上的信號則是通過傳輸線、過孔以及芯片的輸入輸出引腳來舉行互連的。這些物理銜接（包括地平臺和電源平面）因為存在著傳輸特性的差異，從而使信號完整性到了破壞。因此，為保證一個高速數字系統正常工作，必需消退由于物理銜接不當而產生的負面影響。2 保證信號完整性的辦法當信號線的長度大于傳輸信號的波長時，這條信號線就應當被看作是傳輸線（長線），并且需要考慮印制板上的線間互連和板層特性對電氣性能的影響。在高速系統中，信號線通常被建模為一個r-l-c梯形電路的級連。因為信號線上各處的分布參

5、數存在差異，尤其是在芯片的輸入、輸出引腳處，這種差異越發顯然。因為阻抗的不匹配，會導致信號在信號線上產生很大的反射。消退反射的習慣做法是盡量減小高速傳輸線的長度，以減小信號線的傳輸線效應。事實上我們還可以在輸出、輸入端處端接匹配電阻來達到阻抗匹配的目的，并以此來消退信號的反射。當幾條高速信號并行走線且這些信號線之間的距離很近時，就不能忽視串擾對系統的影響。兩條并行的信號線之間的串擾可以用圖2來建模，圖中“非門”輸出線上的信號會在“與非門”的輸出線上產生干擾。反過來，“與非門”輸出線上的信號也會在非門輸出線上產生干擾。從圖中可以看到：假如兩條并行線之間的距離越小，并行線并行的長度越長，則并行線間

6、的感性耦合、容性耦合就越大，串擾也就越大。從減小感性耦合和容性耦合的角度來看，消退串擾的最有效的辦法是增大并行線間的間距，同時盡量減小并行線的并行長度。固然也可以轉變印制板上的絕緣介質特性參數來減小這種耦合，以達到減小串擾的目的，但這可能會增強制板的費用。有時候在板尺寸要求很苛刻的狀況下，未必能夠保證并行線間的足夠空間，因此要適當轉變布線策略，盡可能地庇護比較重要的信號線，并依賴端接來大幅度地消退串擾。基于不同的布線拓撲結構，端接的策略也可能不同，主要有以下三種方式：單贈載網絡普通采納串行端接；菊花鏈結構普通采納ac并行端接；星形布線普通也采納ac并行端接（3所示）。電源噪聲向來就是讓設計人員

7、頭痛的問題，尤其在高速設計中，消退電源噪聲就不再像在每一個芯片的供電引腳上并聯舉行電源濾波那么容易了。采納型等效電路以及磁珠等，會給清除電磁干擾帶來一定益處。但是在高速系統中，因為高頻信號在傳導的過程中，其信號回流通過電源系統（尤其是多層板中的平面層）所造成的高頻串擾，才是高速系統中電源噪聲的最大來源。有效地旁路地和電源上的反彈噪聲，即在合適的地方增強去耦電容，例如一個高速信號的過孔也可能會對電源產生很大的噪聲，因此在高速過孔附近加上去耦電容是十分須要的。同時還要注重消退系統中的不同電源間的相互干擾，普通的做法是在一點處銜接，中間采納emi。3 系統中信號完整性的實例在正交頻分復用ofdm調制

8、解調系統中，時鐘率高達167mhz，時鐘沿時光為0.6ns，系統構成中有tms320c6701 dsp以及sbsram、sdram、fifo、flash和（4所示）。其中fifo采納異步fifo，主要用作與前端接口的數據緩存；dsp的dma高速地將數據搬移到sbsram或者sdram中；dsp處理完數據由多通道緩沖串口（mcbsp）將bit流輸出到fpga中舉行解碼處理。因為系統工作在很高的時鐘頻率上，所以系統的信號完整性問題就顯得非常重要。首先對系統舉行分割，系統中不僅有高速部分，也有異步的低速部分，分割的目的是要重點庇護高速部分。dsp與sbsram、sdram接口是同步高速接口，對它的處

9、理是保證信號完整性的關鍵；與fifo、flash、fpga接口采納異步接口，速率可以通過寄存器舉行設置，信號完整性要求簡單達到。高速設計部分要求信號線盡量短，盡量逼近dsp。假如將dsp的信號線挺直接到全部的外設上，一方面dsp的驅動能力可能達不到要求，另一方面因為信號布線長度的急劇增強，必定會帶來嚴峻的信號完整性問題。所以，在該系統中體體的處理方法是將高速器件與異步低速器件舉行隔離（4所示），在這里采納ti的sn74lvth162245實現數據隔離，利用精確的選通規律將不同類型數據分開；用sn74alb16244構成地址隔離，同時還增加了dsp的地址驅動能力。這種解決計劃可以縮短高速信號線的

10、傳輸距離，以達到信號完整性的要求。第二是對系統中高速時鐘信號與關鍵信號舉行完整性設計。與sbsram接口的時鐘高達16mhz，與sdram接口的時鐘高達80mhz，時鐘信號傳輸處遲大小和信號質量的優劣將挺直關系到系統的定時是滯精確。在設計布局布線時，總是優考慮這些重要的時鐘線，即通過規劃時鐘線，使得時鐘線的連線遠離其它的信號線；連線盡量短，并且加上地線庇護。本系統中因為要求大量存儲器（用法了4片sdram），對于要求較高的同步時鐘來說，假如采納星型布線，就很難保證時鐘的扇出能力，而且還將導致pcb布線尺寸的增大，從而挺直影響信號完整性。因此很有須要采納時鐘緩沖器來產生4個同相的、延遲微小且全都

11、的時鐘，分離接到4片sdram上，這樣不但增強了時鐘信號的驅動能力，同時秀好地保證了信號完整性（5的所示）。對于其它的關鍵信號諸如fifo的讀寫信號等，也應盡心設計。第三點是解決信號的反射、串擾噪聲問題。這一點在一高速系統中顯得尤其重要，解決的方法是通過采納先進的工具，挑選正確的布線策略和端接方式，從而得到的抱負的信號波形。在設計本系統時，基于ibis模型，用法hyperlynx舉行設計前。按照仿真結果，挑選出最優的布線策略。圖6為端接和未加端接的信號波形及串擾波形圖，從圖中可以看到端接對消退反射、振蕩和串擾到了顯然的作用。最后是解決系統中的電源和emi問題。首先一定要盡量減小系統中的各種電源之間的相互影響，如數字電源和模擬電源通常只在點處銜接，且中間加磁珠濾波；還要挑選合適的位置放置去耦電容，做到有效地旁路電源和地線上的反彈噪聲；最后是在印制板的頂（top）層和底（bottom）層大面積鋪銅，用較多的過孔將這些地平面銜接在一起，這些措施對解決emi和電源噪聲都能起到樂觀的作用。該系統采納自頂向下的設計計劃，首先舉行系統級設計，將兼容的器件放置在相對集中的區域；然后舉行重要信號的設計，保證在重要信號的設計規章下順當布線；接下來用eda軟件輔助消退反射、串擾等噪聲；最后舉行電源和emi軟件。該系統現已調試通過，實踐證實以上保證信