1、2021/8/141 第四章第四章 邏輯設計技術邏輯設計技術 清華大學計算機系 2021/8/142 第一節第一節 MOS管的串、并聯特性管的串、并聯特性 晶體管的驅動能力是用其導電因子來表示的，值越大，其驅動能力越強。多個管子的串、并情況下，其等效導電因子應如何推導？一、兩管串聯： Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vm 2021/8/143設：Vt相同，工作在線性區。將上式代入（1）得：由等效管得：)1 (2211VDVTVGVMVTVGIDS)2(2222VMVTVGVSVTVGIDSVDVTVGVSVTVGVMVTVGIDSIDS221122122

2、21)3(2221121VDVTVGVSVTVGIDS)4(22VDVTVGVSVTVGeffIDS2021/8/144比較（3）（4）得： 同理可推出N個管子串聯使用時，其等效增益因子為：2112effNiieff1112021/8/145二、兩管并聯二、兩管并聯： 同理可證，N個Vt相等的管子并聯使用時： )(2121VVVVVVIIIDTG2STG2DSDSDS2122effDTGSTGeffDSVVVVVVINiieff1 Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vg 2021/8/146 第二節第二節 各種邏輯門的實現各種邏輯門的實現一、與非門：一、與

3、非門：baXVddVssXba2021/8/147與非門電路的驅動能力與非門電路的驅動能力 在一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，各個邏輯門的驅動能力都要與標準反相器相當。即在各種工作條件下，各個邏輯門的驅動能力至少不低于標準反相器的驅動能力。 設：標準反相器的導電因子為：n=p V0VddVssViTpTn2021/8/148設：與非門的導電因子為：n1=n2=n p1=p2=p（1）a，b=1，1時，下拉管的等效導電因子：effn=n/2（2）a，b=0，0時，上拉管的等效導電因子：effp=2p（3）a，b=1，0或0，1時，上拉管的等效導電因子：effp=p綜合

4、以上情況，驅動能力最低的工作情況是（1）（3），應使： effp=p =p ；effn=n =n/2 即要求p管的溝道寬度比n管大1.25倍以上。VddVssXba25.15 .25 .022/)()(2/)(pnnWpWnLWoxCnpLWoxCppnLWoxCnp即2021/8/149二、或非門二、或非門：baX Vdd Vss X b a Tp2 Tp1 Tn1 Tn2 2021/8/1410設：或非門的導電因子為：n1=n2=n p1=p2=p(1)當a，b=0，0 時，上拉管的等效導電因子：effp=p/2(2)當a，b=1，1時，下拉管的等效導電因子：effn=2n(3)當a，b=

5、1，0或0，1時，下拉管的等效導電因子：effn=n綜合以上情況，在驅動能力最低的工作情況（1）（3），應使：effp=p/2=p ；effn=n=n即： p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的寬度要比n管寬度大5倍。VddVssXbaTp2Tp1Tn1Tn22021/8/1411三、三、CMOSCMOS與或非門與或非門:cdabXxVssacbdVddabcd2021/8/1412(1)a,b,c,d=0,0,0,0 時：effp=p(2)a,b,c,d=1,1,1,1時： effn=n(3)a,b,c,d有一個為1時：effp=2p/3(4)a,b,c,d=1,1

6、,0,0 或 a,b,c,d=0,0,1,1時： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1時： effp=p/2綜合以上情況，在驅動能力最低的工作情況（4）（5），應使： effp=p/2=p effn=n/2=n 則： Wp/Wn=n/p2.5xVssacbdVddabcd2021/8/1413四、四、CMOS傳輸門傳輸門（1）單管傳輸門 一個MOS管可以作為一個開關使用，電路中Cl是其負載電容。 當Vg=0時，T截止，相當于開關斷開。 當Vg=1時，T導通，相當于開關合上。VgViTClVoVo/（Vg-Vt）11Vi/（V

7、g-Vt）Vo=Vg-Vt2021/8/1414 ViVg-Vt時：輸入端處于開啟狀態，設初始時Vo=0，則Vi剛加上時，輸出端也處于開啟狀態，MOS管導通，溝道電流對負載電容Cl充電，至Vo=Vi。 ViVg-Vt時：輸入溝道被夾斷，設此時VoVg-Vt，則Vi剛加上時，輸出端導通，溝道電流對Cl充電，隨著Vo的上升，溝道電流逐漸減小，當Vo=Vg-Vt時，輸出端也夾斷，MOS管截止，Vo保持Vg-Vt不變。綜上所述： ViVg-Vt時，MOS管無損地傳輸信號 ViVg-Vt時，Vo=Vg-Vt信號傳輸有損失，為不使Vo有損失需增大Vg。2021/8/1415（2）CMOS傳輸門 為了解決N

8、MOS管在傳輸時的信號損失，通常采用CMOS傳輸門作為開關使用。它是由一個N管和一個P管構成。工作時，NMOS管的襯底接地，PMOS管的襯底接電源，且NMOS管柵壓Vgn與PMOS管的柵壓Vgp極性相反。ViVoVgnVddVgp2021/8/1416 Vgp=1，Vgn=0時：雙管截止，相當于開關斷開； Vgp=0，vgn=1時：雙管有下列三種工作狀態：ViVgn+Vtn N管導通， Vi Vgp+|Vtp| P管截止， Vi通過n管對Cl充電至：Vo=ViViVgp+|Vtp| P管導通， Vi通過雙管對Cl充電至：Vo=ViVi Vgn+Vtn N管截止， Vi Vgp+|Vtp| P管

9、導通。 Vi通過P管對Cl充電至：Vo=Vi 通過上述分析，CMOS傳輸門是較理想的開關，它可將信號無損地傳輸到輸出端。2021/8/14170 1 2 3 4 5 Vi Vo 5 4 3 2 1 雙管通 N管通 P管通 傳輸門特性傳輸門特性2021/8/1418五、異或門與同或門五、異或門與同或門（1）異或門：bababaXabVddVssabxVssabVddababab2021/8/1419（2）同或門：BABAABX A Vdd B X T6 T2 T1 T3 T4 T7 T5 2021/8/1420 T6、T7總是導通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1

10、A,B=0,0時：T1,T2,T3,T4關，T5通，Vdd通過T7充電，X=1； A,B=1,0時：T1,T3關，T2,T4通，T5通，T7,T5,T4形成通路，X=0； A,B=0,1時：T1,T3通，T2,T4關，T5通，T7,T5,T3形成通路，X=0； A,B=1, 1時：T1,T2,T3,T4通，T5關，Vdd通過T7充電，X=1。AVddBXT6T2T1T3 T4T7T52021/8/1421 第三節第三節 可編程邏輯器件可編程邏輯器件 數字系統的組成部件ASSP: Application-Specific-Standard-ProductASIC: Application-Spe

11、cific-Integrated-CircuitPLD: Programmable Logic Device2021/8/1422可編程邏輯器件分類可編程邏輯器件分類 互連特性：確定型和統計型 可編程特性 一次編程熔絲或逆熔絲 EPROM結構 EEPROM 、FLASH SRAM 結構的復雜程度 PLD、CPLD、FPGA 2021/8/1423 PLAPLA設計方法：設計方法： （1）把功能表轉化成表達式，并把原表達式中的最小項歸并簡化。 功能表功能表 A B C Z1 Z2 Z3 Z40 0 01 0 00 1 01 1 0 0 0 11 0 10 1 11 1 1 0 1 0 1 0 1

12、 0 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 02021/8/1424ABCCBCBCBAABCCBACABCBAZ)(1CBAAABCCBACBACABCBAZ2CBCBACBAZ3CBACBAZ42021/8/1425（2）對上式各乘積項進行編號，形成“與”陣列。AAR1CBCBR2CBACBAR3CBACBAR42021/8/1426（3）改寫輸出表達式，形成“或”陣列RRZ111RRRRZ31312RRZ223RRRRZ434342021/8/1427（4）畫電路圖 （5）設計版圖2021/8/1428 第四節第四節 觸發器觸發器

13、（FlipFlop） 觸發器用于寄存信息，它分為以下三大類：（1）靜態觸發器：信息寄存是依靠具有反相功能的門電路的直流交叉偶合來實現。當時鐘禁止時，觸發器的輸出電平保持不變。（2）動態觸發器：信息寄存是利用柵電容的電荷存儲來實現。當時鐘禁止時，觸發器輸出邏輯狀態將被破壞。（3）準靜態觸發器：信息寄存主要依靠靜態觸發器中的直流交叉偶合來實現，但有少部分時間用了動態電路中柵電容的電荷存儲效應來實現信息保持。2021/8/1429（1）靜態觸發器VddSRCPQnQnCPSRQn+10 Qn100Qn1011011001111不定 不定Qn 1QnQn2021/8/1430（2）動態觸發器：VddI

14、0CPDQCCPDQI02021/8/1431VddT3CPDQC1C2T1T2CPDQ改進的動態觸發器2021/8/1432（3）準靜態觸發器： Vdd D Q 1 T1 Q T4 T3 T6 T5 2 T2 采樣 1 2 D Q 電荷 保持 電荷 保持 偶合 保持 2021/8/1433 第五節第五節 存儲器存儲器（Memory） 存儲器是用來存儲信息的，它分為以下兩大類：（1）只讀存儲器ROM：使用時只能讀出信息。掩膜MROM：制造時寫入信息。可編程PROM：使用前用戶寫入信息，寫入后不能改寫。可擦除EPROM，EEPROM：使用前用戶寫入信息，寫入后能改寫。2021/8/1434（2）

15、隨機存儲器RAM：使用時可讀寫信息。動態隨機存儲器DRAM：用管子少，面積小，功耗低。信號需要再生。靜態隨機存儲器SRAM：信號不需要再生，抗干擾能力強。用管子多，面積大，功耗大。2021/8/1435（一）動態隨機存儲器（一）動態隨機存儲器DRAM最簡單的DRAM存儲單元是單管單元，它由一個晶體管與一個和源極相連的電容構成。單元寫入過程：單元寫入過程：字線為高，數據線為低：寫“1” 數據線為高：寫“0”單元讀出過程：單元讀出過程：字線為高，數據線預沖電至高， Cs上有電荷：讀出“1” Cs上無電荷：讀出“0” 字線（選擇線） 位線（數據線） T CD Cs Vdd 2021/8/1436特點

16、：特點：（1）位線的寄生電容CD較大：Cs/CD大約1/10。根據電荷守恒原理： VD是很小的，數據線上讀出要用靈敏放大器。（2）讀出是破壞性的，讀出后要對單元進行再生。（3）線路簡單，單元占面積小，速度快。CCsCsVsVCsVsCCsVDDDD)(2021/8/1437（二）靜態隨機存儲器（二）靜態隨機存儲器SRAM Vdd 位線 位線 列選擇線 T5 T6 字選擇線 T1 T2 T4 T3 讀放 T8 T7 2021/8/1438T1T4 交叉耦合靜態觸發器：存儲信息。T5T6把觸發器與字線、位線連接起來。字線不選中：字線不選中：T5、T6截止，存儲單元處于保持狀態。 字線選中：字線選中： T5、T6導通，如列線選中單元，T7、T8導通，單元狀態經過T7、T8傳至讀出放大器或寫入信息經過T7、T8、T5、T6進入靜態觸發器。2021/8/1439（三）掩膜只讀存儲器（三）掩膜只讀存儲器MROM 全固定式MROM，把信息預先放到生產過程中所使用的掩膜版中。這種存儲器的寫入準確性和穩定性都很高，適合與大批量生產。 MROM的存儲單元由兩種類型單元構成： 低開啟電壓的存儲單元，存“1” 高開啟電壓的存儲單元，存“0”2021/8/1440 MROM的存儲單元的存儲單元 W0 W1 W2 W3 VG