1、 eda 期期 末末 設設 計計設計名稱設計名稱： 數 字 鐘 學學 院院：物理與電子工程學院 年年 級級：2008 級 7 班 姓姓 名：名：* 學學 號：號：2008070709 2010 年 5 月 25 日一一 實驗目的實驗目的練習綜合設計能力，設計一個含有時、分、秒的時鐘，并練習綜合設計能力，設計一個含有時、分、秒的時鐘，并且可以設置、清除、且可以設置、清除、12/24 小時工作模式的切換、仿電臺小時工作模式的切換、仿電臺整點報時。整點報時。二二 實驗內容實驗內容基本要求基本要求（1）具有具有“秒秒” 、 “分分” 、 “時時”計時功能計時功能（2）能進行能進行 24/12 小時制計

2、時模式切換小時制計時模式切換拓展要求拓展要求（1）具有校時設置和清除功能，能夠對具有校時設置和清除功能，能夠對“分分”和和“時時”進行調進行調整整（2）具有整點報時功能具有整點報時功能三三 實驗原理實驗原理第一個模塊為計時、校時、響鈴模塊，第二個為第一個模塊為計時、校時、響鈴模塊，第二個為 12 與與 24 進制進制相互轉換。相互轉換。四四 本實驗介紹（本實驗介紹（各按鈕所對應實驗箱按鈕鍵引腳圖各按鈕所對應實驗箱按鈕鍵引腳圖）（1）功能：功能：a 具有具有“秒秒” 、 “分分” 、 “時時”計時功能計時功能b 能進行能進行 24/12 小時制計時模式切換小時制計時模式切換, 具有校時設置和清具

3、有校時設置和清除功能，能夠對除功能，能夠對“分分”和和“時時”進行調整進行調整c.在在 59 分分 56 秒、秒、57 秒、秒、58 秒、秒、59 秒報時秒報時（2）按鈕功能：）按鈕功能：clk:計數計數 1hz 脈沖，脈沖，clk1024 和和 clk512 報報時脈沖；時脈沖； en=0 為校時模式，為校時模式，en=1 為計數模式；為計數模式； swich=1 則則 12進制到進制到 24 進制進制,swich=0 則則 24 到到 12 進制；進制； 第三和第八數碼管為標志第三和第八數碼管為標志：a:上午標志上午標志d:下午標志下午標志 ， e：24 進制計數模式標志進制計數模式標志s

4、hi,fen:對時、分的校正對時、分的校正；都按都按 fen 下時，對分低位校正，按下下時，對分低位校正，按下 shi對時校正，按對時校正，按 shi 和和 fen 下分，對高位分校正（均自動校正）下分，對高位分校正（均自動校正） 。（2）系統對應按鈕系統對應按鈕：鍵：鍵 1：計數：計數/校時模式控制；鍵校時模式控制；鍵 2：分低位校時；：分低位校時；鍵鍵 3：復位：復位； 鍵鍵 4：時位校時；鍵：時位校時；鍵 5：進制轉換：進制轉換五五 實驗結果實驗結果視屏：視屏：學習實驗視頻學習實驗視頻 - 專輯專輯 - 優酷視頻優酷視頻六六 設計程序：設計程序：(1)-*計數計數/校時校時/響鈴響鈴*l

5、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shifenmiao isport(clk,rst, clk0,clk1,en,shi1,fen1 : in std_logic;cq : out std_logic_vector(31 downto 0);- 計數輸出sign:out std_logic;dxwsign:out std_logic );end entity shifenmiao;architecture bhave1 of shifenmiao issignal x :

6、 std_logic; signal ab : std_logic_vector(1 downto 0);signal cqi : std_logic_vector(31 downto 0);beginab=shi1&fen1;q1:process (clk,rst, en)variable sxsign:std_logic;beginif rst = 1 thencqi 0);sxsign:=0;- 計數器清零復位elseif clkevent and clk = 1 then- 上升沿判斷if en = 1 thenif cqi(3 downto 0) 1001 then- 比較低

7、 4 位cqi = cqi + 16#1#;- 計數加 1elsif cqi(7 downto 4) 0101 then- 比較高 4 位cqi = cqi + 16#10#;cqi(3 downto 0) =0000; - 低 4 位清零-miao 計時elsif cqi(15 downto 12) 1001 thencqi = cqi + 16#1000#;cqi(7 downto 4) = 0000;cqi(3 downto 0) =0000;elsif cqi(19 downto 16) 0101 thencqi = cqi + 16#10000#;cqi(15 downto 12)

8、= 0000;cqi(7 downto 4) = 0000;cqi(3 downto 0) =0000;-fen 計時elsif cqi(27 downto 24) 9 thencqi = cqi + 16#1000000#;cqi(19 downto 16) = 0000;cqi(15 downto 12) = 0000;cqi(7 downto 4) = 0000;cqi(3 downto 0) =0000;elsif cqi(31 downto 28)1 thencqi = cqi+16#10000000#;cqi(27 downto 24)=0000;cqi(19 downto 16)

9、 = 0000;cqi(15 downto 12) = 0000;cqi(7 downto 4) = 0000;cqi(3 downto 0) if cqi(15 downto 12) 1001 then cqi(15 downto 12) = cqi(15 downto 12)+1;else cqi(15 downto 12) if cqi(27 downto 24) 1001 then cqi(27 downto 24) = cqi(27 downto 24)+1;else cqi(31 downto 28) =0001;cqi(27 downto 24) if cqi(19 downto

10、 16)0101 then cqi(19 downto 16)=cqi(19 downto 16)+0001;else cqi(19 downto 16)null;end case;end if;end if;end if;if cqi(31 downto 28)=0001and cqi(27 downto 24)=0010 then-清零cqi(19 downto 16) = 0000;cqi(31 downto 24)=00000000;cqi(15 downto 12) = 0000;sxsign:= not sxsign; -上下午標志cqi(7 downto 4) = 0000;cq

11、i(3 downto 0) =0000;end if;if sxsign=0 then cqi(11 downto 8)=1010; cqi(23 downto 20)=1010;else cqi(11 downto 8)=1101; cqi(23 downto 20)=1101;end if;cq=cqi;dxwsign=sxsign;end process q1; -*響鈴響鈴*q2:process(cqi)beginif cqi(19 downto 16) = 0101and cqi(15 downto 12) = 1001and cqi(7 downto 4) =0101 thenif

12、 cqi(3 downto 0) = 0110 thenx=clk0;elsif cqi(3 downto 0) = 0111 thenx=clk0;elsif cqi(3 downto 0) = 1000 thenx=clk0;elsif cqi(3 downto 0) = 1001 thenx=clk1;end if;end if;end process q2; sign=x; end architecture bhave1;(2)-*12 進制與進制與 24 進制的相互轉換進制的相互轉換*library ieee;use ieee.std_logic_1164.all;use ieee.

13、std_logic_unsigned.all;entity eh12swich24 isport(cqi24:out std_logic_vector(31 downto 0);sign12:in std_logic; swsign12:in std_logic; cqi12:in std_logic_vector(31 downto 0);end entity;architecture bhave10 of eh12swich24 is signal cqi12to24: std_logic_vector(31 downto 0);beginsw1:process(sign12,swsign

14、12)beginif swsign12=1 thenif sign12=0 then -上午不變cqi12to24=cqi12; -12 到 24 進制else cqi12to24(31 downto 24)=cqi12(31 downto 24)+00010010;-下午加 12cqi12to24(11 downto 8 )=1110;cqi12to24(23 downto 20 )=1110; -24 進制標志cqi12to24(19 downto 12)=cqi12(19 downto 12);cqi12to24(7 downto 0)=cqi12(7 downto 0);end if;else-*24 到 12 進制cqi12to24=cqi12;end if;cqi24clk,en=en,rst=rst,sign=sign,clk0=clk512,clk1=clk1048, cq=d2,dxwsign=d1,shi1=shi,fen1=fen);u2: eh12swich24 port map(cqi24=cout,cqi12=d2,sign12=d1,swsign12=swich);end struc;七七 程序編譯、仿真程序編譯、仿真（1） 編譯結果編譯結果（2）仿真波形）仿真波形八八 引腳