1、靜態時序分析Static Timing Analysis,-于斌,2,報告概要,時序分析概述 時序分析中的基本概念 常用工具簡介,3,概念+市場研究,結構說明和RTL編碼,RTL模擬,邏輯綜合、優化、掃描插入,形式驗證（RTL和門級）,布局前STA,時序正確,布局、CT插入和全局布線,轉換時鐘樹到DC,形式驗證 （掃描插入的網表 與CT插入的網表）,布局后STA,詳細布線,時序正確,布線后STA,時序正確,結束,是,是,是,否,否,否,4,1.結構及電學特性規范 2.HDL中的RTL編碼 3.為包含存儲單元的設計插入DFT memory BIST 4.為驗證設計功能，進行詳盡的動態仿真 5.設

2、計環境設置，包括將使用的工藝庫和其他環境屬性 6.使用DC對具有掃描插入（和可選JTAG）的設計進行約束和綜合設計 7.使用DC的內建靜態時序分析機進行模塊級的靜態時序分析 8.設計的形式驗證，使用Formality將RTL和綜合后的網表進行對比 9.使用PT進行整個設計布局前的靜態時序分析 10.對布局工具進行時序約束前的前標注 11.具有時序驅動單元布局、時鐘樹插入和全局布線的初始布局劃分 12.將時鐘樹轉換到駐留在中的原始設計,5,13.在DC中進行設計的布局優化 14.使用Formality在綜合網表和時鐘樹插入的網表之間進行進行形式驗證 15.在全局布線后（11步） 16.從全局布線

3、得到的估計時間數據反標注到PT 17.使用全局布線后提取的估計延時數據在PT中進行靜態時序分析 18.設計的詳細布局 19.提取來自詳細布局設計的實際時間延遲 20.實際提取時間數據反標注到PT 21.使用PT進行布局后的靜態時序分析 22.布局后的門級功能仿真（如果需要的話） 23.在LVS和DRC驗證之后交貨,6,時序分析概述,與時序相關的流程,Design Entry,Synthesis,Timing,Place,Timing,Route,Timing,動態時序仿真 靜態時序分析 形式驗證,7,動態時序仿真與靜態時序分析,動態仿真是時序針對給定的仿真輸入信號波形，模擬設計在器件實際工作時

4、的功能和延時情況，給出相應的仿真輸出信號波形。它主要用于驗證設計在器件實際延時情況下的邏輯功能。由動態時序仿真報告無法得到設計的各項時序性能指標，如最高時鐘頻率等。 靜態時序分析則是通過分析每個時序路徑的延時，計算出設計的各項時序性能指標，如最高時鐘頻率、建立保持時間等，發現時序違規。它僅僅聚焦于時序性能的分析，并不涉及設計的邏輯功能，邏輯功能驗證仍需通過仿真或其他手段（如形式驗證等）進行。靜態時序分析是最常用的分析、調試時序性能的方法和工具。,8,靜態時序分析-Static Timing Analysis,STA是一種驗證方法 STA的前提是同步邏輯設計 STA是使用工具通過路徑計算延遲的綜

5、合，并比較相對預定義時鐘的延遲 STA僅關注時序間的相對關系而不是評估邏輯功能 無需用向量去激活某個路徑，而是對所有的時序路徑進行錯誤分析，能處理百萬門級的設計，分析速度比時序仿真工具快幾個數量級，在同步邏輯情況下，可以達到100%的時序路徑覆蓋 STA的目的是找出隱藏的時序問題，根據時序分析結果優化邏輯或約束條件，使設計達到時序閉合（timing closure）,9,STA的作用,確定芯片最高工作頻率 通過時序分析可以控制工程的綜合、映射、布局布線等環節，減少延遲，從而盡可能提高工作頻率 檢查時序約束是否滿足 可以通過時序分析來查看目標模塊是否滿足約束，如不滿足，可以定位到不滿足約束的部分

6、，并給出具體原因，進一步修改程序直至滿足時序要求 分析時鐘質量 時鐘存在抖動、偏移、占空比失真等不可避免的缺陷。通過時序分析可以驗證其對目標模塊的影響,10,STA的過程,STA分三步走： 1、將設計打散成一個一個的timingpath 2、計算每條path的延遲 3、檢驗延遲是否滿足設計約束的要求。,11,時序分析基本概念,建立時間（setup time） 保持時間（hold time ） 時鐘到輸出延遲（clock to output time） 時鐘偏斜（clock skew） 時鐘抖動（jitter）,12,建立時間tSU（setup time）,觸發器的時鐘信號上升沿到來以前，數據穩

7、定不變的時間。輸入信號應提前時鐘上升沿 （假設上升沿有效）T時間到達芯片，這個T就是建立時間Setup time. 如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。,13,保持時間tH（hold time ）,保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time不夠，數據同樣不能被打入觸發器 。,14,時鐘到輸出延遲tCO（clock to output time）,從時鐘信號有效沿到數據有效的時間間隔,15,不滿足建立/保持時間，可能出現亞穩態,tMETsetting time，亞穩態到穩態的時

8、間，與工藝無關,16,最小周期T,T=tCO+tDELAY+tSU,17,時鐘偏斜（clock skew）,時鐘偏斜指的是同一個時鐘信號到達兩個不同寄存器之間的時間差值 時鐘偏斜永遠存在，到一定程度就會嚴重影響電路的時序,18,時鐘抖動（jitter）,所謂抖動，就是指兩個時鐘周期之間存在的差值，這個誤差是在時鐘發生器內部產生的，和晶振或者PLL 內部電路有關，布線對其沒有影響,jitter=T2-T1,19,STA的過程,STA分三步走： 1、將設計打散成一個一個的timingpath 2、計算每條path的延遲 3、檢驗延遲是否滿足設計約束的要求。,20,時序分析基本概念,時序路徑 從輸入

9、端口到觸發器的數據D端 從觸發器的時鐘clk端到觸發器的數據D端 從觸發器的時鐘clk端到輸出端口 從輸入端口到輸出端口,21,時序分析常用路徑,時鐘到建立 clock to setup path 時鐘到管腳 clock to pad path 結束于時鐘引腳 paths ending at clock pin of flip-flops 管腳到管腳 pad to pad 管腳到建立 pad to setup,22,時鐘到建立 clock to setup path,23,時鐘到管腳 clock to pad path,24,結束于時鐘引腳 ending at clock pin of F-F

10、,25,管腳到管腳 pad to pad,26,管腳到建立 pad to setup,27,時序分析基本概念,關鍵路徑 關鍵路徑通常是指同步邏輯電路中，組合邏輯時延最大的路徑。也就是說關鍵路徑是對設計能起決定性影響的時序路徑。 靜態時序分析可以找出邏輯電路的關鍵路徑，通過查看時序分析報告，可以確定關鍵路徑 常用優化方法：Retiming 、Pipeline,28,時序優化方法-Ritiming,29,時序優化方法-Pipeline,30,主流工具,Synopsys公司的PrimeTime主要用于全芯片的IC設計，PrimeTime是業界最流行的分析工具 各FPGA廠商的工具均提供靜態時序分析功

11、能，FPGA的靜態時序分析比IC簡單,31,Timing Analyzer,Altera公司的QuartusII自帶的靜態時序分析工具，可以進行： 時序路徑的時延分析（Delay Matrix） 建立/保持時間分析（Setup/Hold Matrix） 同步邏輯性能（Registered Performance）,32,Timing Analyzer,33,Timing Analyzer,34,Timing Analyzer,35,Timing Analyzer,36,PrimeTime,PrimeTime是Synopsys的靜態時序分析工具，為業界標準，占據最大的市場份額 PrimeTime

12、是數字ASIC設計的sign-off必選工具，受到所有EDA工具和IC廠家的支持 FPGA邏輯靜態時序分析，僅用到PrimeTime的一小部分功能,37,Report術語,Arrival Time-信號到達時間 表示實際計算所得的信號到達邏輯電路中某一點的絕對時間，等于信號到達某條路徑起點的時間加上信號在該條路徑上的邏輯單元間傳遞延時的總和 Required Arrival Time-要求到達時間 簡稱RAT，表示要求信號在邏輯電路的某一特定點處的到達時間 Slack-余量 表示在邏輯電路的某一特定點處要求到達時間與實際到達時間之間的差。Slack值表示該信號到達的太早或太晚,38,PT過程,

13、PrimeTime做STA分四步流程： 1、讀入設計及庫 2、約束設計 3、指定延遲計算信息 4、靜態時序分析和報告,39,1、 建立設計環境- 建立搜索路徑（search path）和鏈接路徑（link path）- 讀入設計和庫 - 鏈接頂層設計- 建立運作條件、連線負載模型、端口負載、驅動和傳輸時間 2、 說明時序聲明（約束）- 定義時鐘周期、波形、不確定性（uncertainty)和滯后時間(latency)- 說明輸入、輸出端口的延時 3、 說明時序例外情況（timing exceptions）- 多周期路徑（multicycle paths）- 不合法路徑（false paths）

14、- 說明最大和最小延時、路徑分割（path segmentation）和失效弧（disabled arcs） 4、 進行分析和生成報告- 檢查時序- 生成約束報告- 生成路徑時序報告,40,41,PrimeTime,建立時間檢查,clock delay1- clock delay2+max data path+tSUclock period,Max data path是寄存器的tCO加上寄存器間的組合邏輯延遲,42,建立時間檢查,clock delay1=0ns clock delay2=0ns max data path=tco+path delay=1.449ns+0.258ns=1.70

15、7ns 若T=4ns,則slack=4ns-1.707ns=2.293ns,43,建立時間檢查,44,PrimeTime,保持時間檢查,clock delay1-clock delay2+min data path -tH0,45,保持時間檢查,clock delay1=0ns clock delay2=0ns min data path=tco+path delay=1.449ns+0.258ns=1.707ns intrinsic hold time=1.284ns 則slack=1.707ns-1.284ns=0.493ns,46,保持時間檢查,47,問題,三個階段時序分析有何不同？,D

16、esign Entry,Synthesis,Timing,Place,Timing,Route,Timing,區別？,48,綜合后STA,建立時間不符合-重新設計 保持時間不符合-此處修改或布局后修改（根據大小） 采用的統計線載模型 時鐘扇出和時鐘翻轉固定,49,布局后STA,布局工具將關鍵單元彼此靠近放置用以最小化路徑延遲 修改保持時間違例（或根據違例程度選擇布線后修改） 插入了時鐘樹（clock tree，CT），改變了原有設計,50,布線后STA,加入寄生電容和RC連線延遲 修正保持時間（插入緩沖器） 最接近實際情況,51,需要掌握的部分,流程圖和相對應的文字說明 靜態時序分析的概念、目

17、的和作用 建立/保持時間的概念和約束條件的計算 PrimeTime的基本過程,52,補充題,給定setup time /hold time 的案例，要求算出最小時鐘周期。 也可以給定周期和setup time 和hold time，計算時間裕度。 我們假設時鐘周期是20,每個觸發器的cell 延遲是1,觸發器的建立時間是1,保持時間是0.5,分析下列圖中的建立時間和保持時間的slack。,53,設時鐘周期是20,每個觸發器的cell 延遲是1,觸發器的建立時間是1,保持時間是0.5,分析圖中的建立時間和保持時間的slack。,54,看到設計，首先要分析路徑，找出最長和最短路徑，因為dc的綜合都是根據約束而得到最短和最長路徑來進行器件選擇的。 接下來將圖中的所有路徑標出。 因為沒有前級（input_delay)和后級電路(output_delay)，我們只分析圖中給出的 路徑,55,對于紅色路徑：Td=