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IntroductiontoMicroelectronicsThirdEdition《微電子概論》（第3版）郝躍賈新章史江一6.4.2系統架構設計6.4數字集成電路設計實例目錄6.4.1功能規劃與原理分析6.4.3驗證方案設計6.4.4邏輯綜合與結果分析1.功能規劃功能概述：SoC系統總中的通用異步收發器模塊，用于實現數據的串行接收和發送，支持APB接口和DMA接口。發送數據時，UART將并行寫入的發送數據進行并-串轉換，在串行數據前加入數據起始標志位，在串行數據后加入奇偶校驗位和停止位；接收數據時，UART將串行寫入的接收數據進行串并轉換，同時檢查數據接收的正確性。支持不同波特率傳輸外部接口：接收端口、發送端口，APB接口、DMA接口，控制接口2.原理分析接收：接收器（信號檢測、串并轉換、校驗），FIFO緩沖器，APB接口單元（接收）、DMA接口單元（接收）發送：發送器（信號生成、串并轉換、校驗），FIFO緩沖器，APB接口單元（發送）、DMA接口單元（發送）控制與檢測：波特率發生器、FIFO狀態檢測與中斷UART架構圖2.原理分析接收器：需要完成數據起始位檢測，數據接收，數據校驗，停止位檢測。考慮抗干擾能力，接收數據采用16倍速3采樣，三分之二判決16倍速率，7,8,9三次采樣，2/3判決發送器：起始位生成，數據位，校驗位生成，停止位生成。2.原理分析接收FIFO緩沖器：采用12位寬，深度16，當深度計數器為0時，FIFO_empty有效，當深度計數器為15時，FIFO_full有效，寫時鐘與波特率同頻，讀時鐘為APB時鐘發送FIFO緩沖器：采用8位寬，深度16，當深度計數器為0時，FIFO_empty有效，當深度計數器為15時，FIFO_full有效，讀時鐘與波特率同頻，寫時鐘為APB時鐘FIFO緩沖器：需要完成收發數據的速率匹配，收發時鐘要求，位寬要求，深度計算、空/滿標記位置、讀地址、寫地址2.原理分析波特率發生器：系統時鐘和UART傳輸速率之間通過波特率發生器來進行適配，通常支持的波特率范圍為300、600、1200、4800、9600、19200、34800…115200，為支持較大范圍的系統時鐘，波特率發生器采用16位整數BaudRateI+6位小數BaudRateF的除數因子，計算方法如下：除數因子＝UARTCLK/(16×波特率)＝BaudRateI＋BaudRateF除數因子小數部分：小數部分乘以64（左移6位）

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