第0章數字邏輯設計概論兩類信號模擬信號數字信號幅度和相位都連續的信號，或著說是幅度和時間方面都連續的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號1.模擬信號與數字信號兩類信號模擬信號數字信號幅度和相位都連續的信號，或著說是幅度和時間方面都連續的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號1.模擬信號與數字信號過渡信號時間連續、幅值離散的信號；或時間離散、幅值連續的信號兩類信號模擬信號數字信號幅度和相位都連續的信號，或著說是幅度和時間方面都連續的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號兩類電路模擬電路數字電路工作在模擬信號下的電子電路工作在數字信號下的電子電路1.模擬信號與數字信號◆在數碼技術中一般都采用二進制：0和1；◆數字電路易于集成化；◆抗干擾能力強，精度高，邏輯關系確定，電路調試方便；◆易保存，保密性好；◆通用性好，可采用標準化的邏輯部件來構成各種各樣的數字系統，而且是很多電子系統的改進和升級的方向。

簡單地說，數字電子技術是一門研究數字信號的編碼、運算、記憶、計數、存儲、測量和傳輸的科學技術。數字電子技術有以下特點：2.數字電子技術的特點

數字電路在研究的對象和方法上都跟模擬電路有很大的不同，表1把它們作了一個簡單的對比。表1模擬電路與數字電路的比較內

容模擬電路數字電路工作信號

模擬信號數字信號管子工作狀態

放大狀態飽和導通或截止（開關）基本單元電路

放大器邏輯門、觸發器研究對象放大性能邏輯功能基本分析方法圖解法、微變等效電路法真值表、卡諾圖、狀態轉換圖、布爾代數EDA分析方法PSpice、orCAD、Multisim等HDL、MAXplusII、QuartusII等2.數字電路的特點按照邏輯功能的不同特點：組合邏輯電路任一時刻的輸出僅與該時刻的輸入信號有關，而與電路原有的輸出狀態無關。時序邏輯電路任一時刻的輸出狀態不僅與該時刻的輸入狀態有關，還與電路原有的輸出狀態有關。數字邏輯電路3.數字電路的分類表2數字集成電路按集成度分類按照數字電路集成度的不同，邏輯電路通常分為SSI、MSI、LSI、VLSI及至ULSI、GSI、SOC等。工藝SSIMSILSIVLSIULSIGSISoC元件數＜102102~103103~104104~106106~107＞107＞5×107門數＜1010~102102~103103~105105~106＞106＞5×106年代1961196619711980199020002003典型產品集成門觸發器計算器加法器8bMCUROMRAM16-32bitMCUDSPP3CPUP4CPU4.數字系統與產品實例門電路和觸發器；集成電路；可編程邏輯器件和超大規模專用集成電路數字系統的發展公式法/卡諾圖化簡計算機輔助設計硬件描述語言（HDL）軟件綜合與仿真數字系統設計技術的發展綜合考慮邏輯功能和電路性能5.數字電路及其設計技術的發展1.可編程邏輯器件的發展歷史通用型邏輯功能簡單，且固定不變，具有很強的通用性，如74系列、CC4000系列等；搭建復雜數字系統時體積、重量、功耗等均較大專用型數字集成電路為某種專門用途設計的集成電路，即ASIC，能減小體積、重量、功耗等，提高可靠性；用量不大時，設計及制作成本高、周期長邏輯功能特點可編程邏輯器件（PLD）可編程邏輯器件(ProgrammableLogicDevice，簡稱PLD)

，是20世紀70年代發展起來的一種通用大規模集成電路，主要應用于LSI和VLSI電路設計中，它采用軟件和硬件相結合的方法設計所需功能的數字系統。

PLD雖然是一種通用器件，但其邏輯功能是由用戶通過器件編程來設定的，用戶可將一個數字系統集成在一片PLD上，做成片上系統（SystemonChip,SoC）。(1)PLD硬件發展歷史

20世紀70年代初期，出現了可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)等；

70年代末和80年代初中期，出現了可編程邏輯器件(PLD)，此階段典型的PLD一般均由一個“與”門和一個“或”門陣列組成，如：PAL(可編程陣列邏輯)GAL(通用陣列邏輯)PLA（可編程邏輯陣列）(1)PLD硬件發展歷史

80年代中后期，出現了高集成密度PLD，如：EPLD(可擦除可編程邏輯器件)CPLD(復雜可編程邏輯器件)FPGA（現場可編程門陣列）目前，PLD的發展趨勢是高速、高密、靈活和更強的功能、更高的性能。PROM：與陣列固定、或陣列可編程PLA：與陣列和或陣列均可編程PAL：與陣列可編程、或陣列固定GAL：具有可編程輸出邏輯宏單元(OLMC)SPLDCPLDFPGA：一個芯片上集成多個可編程的互連SPLD

：現場可編程門陣列（非“與-或陣列”）(2)PLD硬件分類及特點(3)PLD軟件發展歷史用于PLD編程的開發系統包括硬件和軟件兩部分，硬件部分包括計算機和專門的編程器，軟件部分有各種編程軟件，這些軟件功能強大，編程簡單，一般均可在PC機上運行；新一代在系統可編程(insystemprogrammable,isp)器件的編程更為簡單，編程時只需將計算機運行產生的編程數據直接寫入PLD即可。二、硬件描述語言

應用硬件描述語言設計數字系統的優點是：（1）用HDL描述電路的行為或結構，實現細節由軟件自動完成，從而減少了工作量，縮短了設計周期；（2）硬件描述與具體的實現工藝無關，因而代碼重用(Code-Reuse)率比原理圖設計方法高。硬件描述語言(Hardware

Description

Language,簡稱為HDL)是用形式化方法來描述數字電路行為與結構的計算機語言。常用的硬件描述語言：1.VerilogHDL;

2.VHDL;3.SystemVerilog；4.SystemC。（1）能夠形式化抽象地描述電路的行為和結構；（2）支持層次化描述；（3）借用高級語言來描述電路的行為；（4）具有電路仿真與驗證機制以測試設計的正確性；（5）支持電路描述由高層次到低層次的綜合轉換；（6）硬件描述和實現工藝無關；（7）便于文檔管理；（8）易于理解和重用。1.VerilogHDL和VHDL共同的特點：（1）VerilogHDL語法相對自由，而VHDL基于ADA語言開發，語法嚴謹；（2）VerilogHDL是易學易用，具有廣泛的設計群體。（3）VerilogHDL在系統級描述方面比VHDL略差一些，而在門級、開關級電路描述方面強得多。但是，隨著SystemVerilog產生和發展，VerilogHDL在系統級描述方面的能力大大增強。2.VerilogHDL和VHDL對比：SystemVerilog在VerilogHDL的基礎上，進一步擴展了VerilogHDL語言的功能，提高了Verilog的抽象建模的能力。另一個顯著特點是能夠和芯片驗證方法學結合在一起，作為實現方法學的一種語言工具，大大增強模塊復用性、提高芯片開發效率，縮短開發周期。3.

SystemVerilog三、EDA軟件Intel公司的集成開發環境有原Altera公司早期的MAX+plusII和目前廣泛使用的QuartusII。Xilinx公司的集成開發環境有廣泛使用的ISE和支持“AllProgrammable”概念的新版軟件Vivado。1.集成開發環境

集成開發環境（IntegratedDevelopmentEnvironment，簡稱IDE）是可編程邏輯器件廠商，如Intel、Xilinx、Lattice和Actel等，針對自己公司的器件提供的集成開發環境，支持從設計輸入，編譯、綜合與適配，以及編程與配置等開發流程的全部工作。目前，多數PLD廠商提供的IDE支持第三方仿真工具，例如，在Intel公司的QuartusII集成開發環境中，可以調用Modelsim或者Active-HDL進行仿真分析。仿真軟件用于對HDL設計進行仿真測試，以檢查邏輯設計的正確性，包括布局布線前的功能仿真和布局布線后的、包含了門延時和布線延時等信息的時序仿真。目前廣泛應用的仿真軟件有Mentor公司的Modelsim和Aldec公司的Active-HDL等。2.仿真軟件目前，業界流行的FPGA綜合工具有Synplicity公司（已經被Synopsys公司收購）的SynplifyPro以及Altera公司的QuartusII和Xilinx公司的XST，ASIC綜合工具有Synopsys公司的DesignCompilerII和Candence公司的RTLCompiler。

綜合工具用于將HDL或者其它方式描述的設計電路轉換成能夠在可編程邏輯器件或者ASIC中實現的網表文件，是由軟件設計轉換成硬件實現的關鍵環節。3.綜合工具STEP-MXO-C小腳丫開發板（Lattice）1.開發環境LatticeDiamond（需要下載軟件并安裝、破解，大概2G左右）小腳丫WebIDE在線編譯（需要網絡，/）2.開發語言VerilogHDLVHDL圖形輸入按提示注冊完后登錄3.在線編譯操作方法/注冊創建項目創建項目項目名稱設備型號項目標簽描述權限輸入項目信息新建文件輸入VerilogHDL代碼，單擊【保存】單擊【邏輯綜合】等待編譯和綜合完成，如有錯誤需要回到設計文件進行修改點擊【管腳分配】，在想要分配的