1.1數字集成電路的發展和設計方法的演變

1.2硬件描述語言

1.3功能模塊的可重用性與IP核

1.4VerilogHDL的發展和國際標準

1.5VerilogHDL在數字集成電路設計中的優點

1.6VerilogHDL在數字集成電路設計流程中的作用1.1數字集成電路的發展和設計方法的演變從20世紀60年代開始，隨著數字集成電路的工藝、制造和設計技術的飛速發展，數字集成電路從最早的真空管和電子管電路，發展到以硅基半導體為主的集成電路。集成電路的規模從開始的僅幾十個邏輯門的小規模集成電路發展到單芯片數達千萬個邏輯門的極大規模集成電路，單芯片上可以集成幾百億只晶體管(見圖1.1-1)。數字集成電路設計單元從起初的分立元件發展到IP復用；系統級別由早期的印制板系統發展到當下最為流行的片上系統；采用的7?nm和5?nm工藝技術已成熟，并迅速向更小尺寸的產品方向發展；功能方面也從開始的簡單布爾邏輯運算發展到可以每秒處理數十億次計算的復雜運算。因此，數字集成電路在計算機、通信、圖像等領域得到了廣泛應用。數字集成電路工藝制造水平的提高和芯片規模的擴大，使芯片的設計方法和設計技術發生了很大的變化，如圖1.1-2所示。早期的數字系統大多采用搭積木式的原理圖設計方法，通過一些固定功能的器件加上一定的外圍電路構成模塊，再由這些模塊進一步形成功能電路。這種設計方法的靈活性差，只適合于中小規模的集成電路，當電路和模塊的規模增大時，設計效率會降低。集成電路的發展可分為三個主要階段。20世紀70年代為第一次變革時期，是以加工制造為主導的IC產業發展的初級階段，主流產品是簡單微處理器、存儲器以及標準通用邏輯電路。這一時期，IC整合元件廠在IC市場中充當主要角色，設計部門只作為附屬部門而存在。芯片設計和半導體工藝密切相關，設計主要以人工為主，計算機輔助設計系統僅作為數據處理和圖形編程之用。20世紀80年代為第二次變革時期，是標準工藝加工線公司與IC設計公司共同發展的階段，主流產品是MPU、微控制器及專用IC。這時，Foundry和IC設計公司相結合的方式開始成為集成電路產業發展的新模式。這一時期，IC產業開始進入以客戶為導向的階段。首先，標準化功能的IC已難以滿足整機客戶對系統成本、可靠性等的要求；其次，由于小尺寸加工技術的進步，軟件的硬件化已成為可能，超大規模集成電路開始成為主流芯片；再次，隨著電子設計自動化工具軟件的發展，采用了元件庫、工藝模擬參數及其仿真概念等方法，芯片設計開始進入以計算機為主的抽象化軟件階段，設計過程可以獨立于生產工藝而存在。無生產線的IC設計公司和設計部門紛紛建立起來并得到迅速的發展，同時以制造為主的Foundry工廠也迅速發展起來。1987年，全球第一個Foundry工廠—臺灣積體電路公司成立，它的創始人張忠謀被譽為“晶芯片加工之父”。20世紀90年代為第三次變革時期，IC產業的“四業”(設計業、制造業、封裝業、測試業)開始分離，功能強大的通用型中央處理器和信號處理器成為產業新的增長點。在這個階段，芯片廠商認識到，越來越龐大的集成電路產業體系并不利于整個IC產業的發展，“分”才能精，“整合”才能成優勢。于是，IC產業結構向高度專業化轉化成為一種趨勢，開始形成設計業、制造業、封裝業、測試業獨立成行的局面，全球IC產業的發展越來越顯示出這種結構的優勢。進入21世紀，IC產業的發展速度更是驚人；基于市場和社會發展的需要，數字集成電路正向多元化方向發展。在芯片的市場需求方面，移動通信、多媒體技術等應用的迅速發展，使具有特定功能的差異化專用芯片取代通用型芯片，逐漸成為數字IC的主要增長點。在技術方面，出現了新的發展方向。首先，CMOS模擬技術的發展使得數/模混合單芯片集成技術迅速發展，在設計和成本方面表現出了巨大優勢；其次，應用需求使得存儲器在ULSI芯片中的作用越來越明顯，高密度存儲器及其SoC成為設計的熱點；再次，單芯片規模的擴大使得單純依靠提升頻率的發展路線出現技術瓶頸，大規模多內核處理器結構成為通用型芯片和SoC芯片的主流設計方式。在設計方法方面，功能復用IP的設計方式成為IC設計和商業化的一種主要方式，極大提高了ULSI芯片的設計效率和可擴展性。隨著集成電路規模的迅速擴大和復雜度的不斷提高，芯片設計和制造成本不斷增加，設計、測試和制造工藝中的環節也隨之增多，相應的設計過程變得越來越復雜，因此，設計者希望通過某種手段提高數字集成電路設計、驗證的效率和可靠性。數字集成電路單元從起初的分立元件到單元，然后到寄存器傳輸級，再到IP復用技術；系統級別由原先的印制板系統到當下最為流行的SoC片上系統。由圖1.1-1可以看出，數字集成電路技術的發展速度基本符合摩爾定律，芯片上晶體管的集成數目以每三年翻兩番的速度在增長。超大規模集成電路的發展給設計者和開發者提出了一系列問題，如高層次綜合、數/?；旌想娐访枋?、仿真驗證與形式驗證等自動驗證手段、數字電路的超深亞微米效應以及設計重用等。這些問題給EDA技術的發展提出了一系列新的課題。為了從更高的抽象層次開展設計工作，增強元件模型的可重用性，提高硬件描述設計效率，采用硬件描述語言進行數字集成電路設計因此被提了出來。如何自動化、高效率地進行數字電路的設計，是HDL產生的出發點，也是其進一步完善和發展的目標。1.2硬件描述語言C、FORTRAN、Pascal等程序化設計語言極大地提高了計算機軟件程序設計的效率和可靠性。因此，在硬件設計領域，設計人員也希望采用程序化設計語言來進行硬件電路的設計。為此，產生了硬件描述語言HDL。HDL是一種高級程序設計語言，通過對數字電路和系統進行語言描述，可以對數字集成電路進行設計和驗證。利用HDL，數字集成電路設計工程師可以根據電路結構的特點，采用層次化的設計結構，將抽象的邏輯功能用電路的方式進行實現。為了提高HDL對數字電路設計、綜合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能強大的EDA工具，可以將HDL程序綜合成為網表，通過自動布局布線工具把網表轉換為具體電路布線結構，用以實現專用集成電路和現場可編程門陣列。HDL發展至今，產生了很多種對于數字集成電路的描述性設計語言，并成功地應用于設計的各個階段(建模、仿真、驗證和綜合等)。20世紀80年代至今，已出現了上百種硬件描述語言，它們對設計自動化起到了極大的促進和推動作用，主要有GatewayDesignAutomation公司提出的VerilogHDL、美國國防部高級研究計劃局(DARPA)設計的VHDL、美國國防部RPASSP計劃提出的基于面向對象的OOVHDL、美國杜克大學的DEVHDL和電氣電子工程師學會支持的VITAL等。目前，最為常用的硬件描述語言有兩種，分別是VerilogHDL和VHDL。其中，VHSIC是VeryHighSpeedIntegratedCircuit的縮寫，故VHDL準確的中文譯名應為超高速集成電路硬件描述語言。VerilogHDL和VHDL都是完備的HDL設計和驗證語言，具有完整的設計方法和設計規范。它們可以設計和驗證超大規模數字集成電路，并且分別在1995年和1987年被采納為IEEE國際標準。選用哪種語言進行數字集成電路開發，主要取決于設計單位的基礎、計劃采用的設計方案和EDA工具。這兩種HDL具有較多的共同點：(1)能形式化地抽象表示電路的行為和結構；(2)支持邏輯設計中層次與范圍的描述；(3)可借用高級語言的精巧結構來簡化電路行為的描述，具有電路仿真與驗證機制，以保證設計的正確性；(4)支持電路描述由高層到低層的綜合轉換；(5)硬件描述與實現工藝無關(有關工藝參數可通過語言提供的屬性包括進去)；(6)便于文檔管理；(7)易于理解和設計重用。作為兩種不同的標準化HDL，VerilogHDL和VHDL在設計方法和設計范圍方面也有一些各自的特點：(1)在設計方法方面，VHDL語法結構緊湊、靈活性差、設計規則煩瑣，初學者需要用較長時間掌握它。由于語法規則嚴謹性高，VHDL的可綜合性和代碼一致性很強，適用于規模較大的數字集成電路系統設計。而VerilogHDL的語法結構和設計方法靈活，初學者掌握語言的難度較小，設計也較容易進行綜合和驗證；但是，由于所設計代碼風格的多樣性，當數字電路規模較大時，代碼的管理和系統設計難度較大。當然，作為經驗豐富的數字電路設計工程師，采用何種語言進行設計的關鍵在于對語言和電路的掌握能力和對設計規范的理解程度。為了發揮兩種語言在設計方面各自的優勢，EDA工具廠商提供了VerilogHDL和VHDL的混合設計、驗證和綜合方法。因此，設計人員只需掌握其中一種HDL即可。(2)在設計范圍方面，VerilogHDL和VHDL有一個顯著的區別：VerilogHDL可以描述系統級、算法級、寄存器傳輸級、門級和開關級電路，VHDL則不具備開關級電路描述能力。在FPGA和CPLD等用戶可配置數字電路的設計中，由于最小可配置電路是門級電路，沒有開關級可配置電路，因此兩種語言的設計能力相當。但是在專用數字集成電路設計和開關級描述方面，VerilogHDL的設計范圍比VHDL略大一些。圖1.2-1是VerilogHDL和VHDL在電路建模能力方面的比較。隨著數字集成電路工藝和設計方法的快速發展，這兩種語言也在不斷豐富和改進，以滿足更大、更高速、更復雜的數字集成電路系統設計的要求。1.3功能模塊的可重用性與IP核HDL的標準化極大地擴展了VerilogHDL和VHDL的使用范圍，并增強了其通用性。目前絕大多數的數字集成電路和FPGA的開發都采用了HDL。這使得VerilogHDL和VHDL的功能模塊積累得越來越多，同時也極大地提高了功能模塊的可重用性。由于模塊的可重用性對于硬件電路開發效率的提高至關重要，因此業界提出了數字集成電路的軟核(SoftCore)、固核(FirmCore)和硬核(HardCore)的概念。軟核一般是指經過功能驗證、5000門以上的可綜合VerilogHDL或VHDL模型。軟核通常與設計方法和電路所采用的工藝無關，具有很強的可綜合性和可重用性。由軟核構成的器件稱為虛擬器件，通過EDA綜合工具可以把它與其他數字邏輯電路結合起來，構成新的功能電路。軟核的可重用性大大縮短了設計周期，提高了復雜電路的設計能力。固核通常是指在FPGA器件上，經過綜合驗證、大于5000門的電路網表文件。硬核通常是指在ASIC器件上，經過驗證、正確的、大于5000門的電路結構版圖掩膜。軟核、固核和硬核是目前數字集成電路功能單元模塊在不同層級使用的三種形式。由于軟核采用可讀性較高的可綜合HDL實現，因此其可維護性和可重用性高，使用也更加靈活和便捷。固核和硬核是針對不同芯片平臺的功能單元，性能穩定，不易修改。商用軟核通常都有針對不同芯片和工藝而定制的硬核和固核，可以從不同層次提高數字電路功能模塊的可重用性。目前，國際設計領域正試圖通過建立相應的標準化組織，推廣和規范軟核的使用方式，如虛擬接口聯盟(VirtualSocketInterfaceAlliance)希望通過接口的標準化來提高HDL設計模塊的可重用性。軟核、固核和硬核的產生和推廣，為集成電路的設計和開發提供了一種新的商業模式。現在，超大規模的ASIC和FPGA設計更多采用的是不同公司功能模塊的組合，通過開發特定功能的部件電路，形成具有特定功能的芯片和系統。相應的內核成為各個公司重要的資產，并擁有特殊的知識產權。IP核是具有知識產權核的集成電路芯核的總稱，是經過反復驗證的、具有特定功能的宏模塊，且該模塊與芯片制造工藝無關，可以移植到不同的半導體工藝中。到了SoC階段，向用戶提供IP核服務已經成為可編程邏輯器件提供商的重要任務。在SoC芯片的設計生產過程中，芯片的生產廠家只需根據設計需要購入相應功能的IP核，再將這些IP核按照設計要求進行組合，即可完成所需特定功能的設計，如圖1.3-1所示。這樣可以大大減少設計人力的投入并降低風險，縮短設計周期，確保產品質量。對于可編程提供商來說，能夠提供的IP核越豐富，用戶的設計就會越方便，其市場占有率就越高。現在，IP核已經成為系統設計的基本單元，并作為獨立設計成果被交換、轉讓和銷售。目前，全球最大的IP核設計公司是英國的ARM公司。通過IP核的市場推廣，不同性能的ARM被廣泛用于通信、計算機、媒體控制器、工業芯片中，極大地提高了設計的效率。這種商業模式為數字集成電路的發展作出了重要貢獻。1.4VerilogHDL的發展和國際標準VerilogHDL是一種常用的硬件描述語言，可以從系統級、電路級、門級到開關級等抽象層次進行數字電路系統的建模、設計和驗證工作。利用該語言可以設計出簡單的門級電路，甚至功能完整的數字電路系統。從設計之初到目前的廣泛應用，VerilogHDL經過40多年的發展，其功能也由最初的數字集成電路設計發展到數字和模擬電路設計(見圖1.4-1)，它已經成為數字電路和數字集成電路中使用最為廣泛的設計語言。VerilogHDL最初是由GatewayDesignAutomation(GDA)公司于1983年為其模擬器產品開發的硬件建模語言。作為一種便于使用的專用設計語言，VerilogHDL被廣泛用于模擬器和仿真器中，并逐漸為眾多設計者所接受。在隨后的幾年，VerilogHDL開始在數字電路設計領域廣泛使用。1987年，Synopsys公司開始使用VerilogHDL作為綜合工具的輸入，為在數字集成電路上的應用提供了EDA綜合工具，提高了電路描述性設計方式的效率。1989年，Cadence公司收購了GDA公司，VerilogHDL成為Cadence公司的專有設計語言。為了在更大范圍內推廣和使用VerilogHDL，1990年Cadence公司決定公開VerilogHDL，于是成立了OVI(OpenVerilogInternational)組織，負責促進VerilogHDL的發展。1993年，幾乎所有的ASIC廠商都開始支持VerilogHDL，并且認為VerilogHDL-XL是最好的仿真器。同時，OVI組織推出VerilogHDL2.0規范，IEEE接受了將其作為IEEE標準的提案。自此，VerilogHDL正式成為數字集成電路設計語言的標準(見表1.4-1)。1995年年底，IEEE制定了第一個VerilogHDL標準VerilogIEEE1364-1995。在此基礎上，于2001年又增加了部分功能，并制定了較為完善的標準VerilogIEEE1364-2001。目前在數字集成電路方面主要采用的就是這兩個標準所規定的程序語法和設計規范。在模擬電路設計方面，基于IEEE1364VerilogHDL規范，提出了模擬電路行業的標準建模語言Verilog-A，以提高模擬集成電路的程序化設計能力。

在系統級設計方面，傳統的設計方法采用C語言等高級軟件語言進行數學模型的建立和分析，通過定點化設計，將數學模型轉變成電路模型，最后采用HDL進行電路設計。這種方法的缺點是，數學模型的建立和電路設計是獨立的，從而導致設計周期長、需要的人員和軟件多，且存在重復性的工作等問題。研究和開發人員希望能將數學模型直接用于數字集成電路的設計，以提高集成電路的設計效率，這就給EDA工具廠商提出了新的要求。為了滿足這一要求，2005年誕生了SystemVerilogIEEE1800-2005標準。該標準建立在VerilogHDL的基礎上，在系統層次上增強了模型建立和驗證的功能，是VerilogIEEE1364—2001標準的擴展，向下兼容VerilogIEEE1364-2001，成為新一代硬件設計和驗證的語言。關于SystemVerilog語言將在第8章介紹。1.5VerilogHDL在數字集成電路設計中的優點在數字集成電路出現的最初幾十年中，數字邏輯電路和系統的設計規模較小，復雜度也低。ASIC、FPGA和CPLD的設計工作采用廠家提供的專用電路圖工具，通過連接線將定制電路單元進行互連實現。而隨著電路規模的增加，設計人員通常要花費很多的時間做大量重復的手工布線工作，同時為了達到設計目標，對于大量定制單元電路還要求分廠也要熟悉。這種低效率的設計方式持續了很長時間。VerilogHDL和EDA工具的出現和發展，使得高效率的描述性語言和強大的仿真綜合工具得以運用，設計人員則可以將注意力集中于系統、算法和電路結構上，極大地提高了設計輸入和驗證的效率。作為最廣泛采用的HDL，VerilogHDL在硬件描述方面的效率高、靈活性強。圖1.5-1中的(a)和(b)分別是4位和32位總線與邏輯的原理圖設計和VerilogHDL描述方式的對比。圖1.5-2中的(a)、(b)分別是長度為4位和8位移位寄存器的原理圖設計與VerilogHDL描述方式的對比。圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序邏輯電路。從這兩個例子可以看到，VerilogHDL在設計方面有兩個突出的能力。第一，可以用較少的語句描述較為復雜的電路。圖1.5-1和圖1.5-2中采用一條有效語句即實現了電路設計。第二，VerilogHDL具有極為靈活的可擴展特性。圖1.5-1中，VerilogHDL僅需修改總線的位寬，即可將4位總線與邏輯轉變為32位總線與邏輯。圖1.5-2中僅需改變移位信號的長度，就可以實現不同長度移位寄存器的設計。通過這兩個例子可以看到，VerilogHDL極大地提高了原理圖設計的效率，同時提高了設計的靈活性和電路設計管理的有效性。在功能設計方面，VerilogHDL采用描述性建模方式，通過行為描述、數據流描述和結構性描述等方式，對電路、輸入信號激勵和響應監控方式進行設計；同時，提供編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。VerilogHDL定義了完善的語法規則，對每個語法結構都定義了清晰的模擬、仿真語義。它從C語言中繼承了多種操作符和結構，具有較強的擴展建模能力。VerilogHDL的核心子集相對緊湊，可以滿足大多數建模應用的要求，容易學習和掌