第3章常用組合邏輯電路及MSI組合電路模塊的應用3.1編碼器和譯碼器3.2加法器和比較器3.3數據選擇器和數據分配器

3.1編碼器和譯碼器

3.1.1編碼器用由0和1組成的二值代碼表示不同的事物稱為編碼，實現編碼功能的電路稱為編碼器。用n

位0、1代碼對2n

個信號進行編碼的電路稱為二進制編碼器。用二進制代碼對0~9這10個十進制符號進行編碼的電路稱為二—十進制編碼器。

1.二進制普通編碼器

用n位二進制代碼對2n

個相互排斥的信號進行編碼的

電路，稱為二進制普通編碼器。

3位二進制普通編碼器的功能是對8個相互排斥的輸入信號進行編碼，它有8個輸入、3個輸出，因此也稱為8線-3線二進制普通編碼器。圖3-1是8線-3線二進制普通編碼器的框圖，表3-1是它的真值表。表中只列出了輸入I0~I7

可能出現的組合，其他組合都是不可能發生的，也就是約束。

圖3-13位二進制普通編碼器的框圖

約束可以表示為

由表3-1所示的真值表可以寫出如下邏輯表達式：

圖3-23位二進制普通編碼器的邏輯電路圖

2.二進制優先編碼器

用n

位二進制代碼對2n

個允許同時出現的信號進行編

碼，這些信號具有不同的優先級，多于一個信號同時出現時，只對其中優先級最高的信號進行編碼，這樣的編碼器稱為二進制優先編碼器。3位二進制優先編碼器的框圖如圖3

3所示，表3-2是它的真值表。在真值表中，給I0~I7

假定了不同的優先級，I7

的優先級最高，I6

次之，I0

的優先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-3-3位二進制優先編碼器的框圖

圖3-4是用與非門實現的3位二進制優先編碼器的邏輯電路圖。圖3-43位二進制優先編碼器的邏輯圖

3.8421BCD普通編碼器

用4位8421二進制代碼對0~9共10個相互排斥的十進制數進行編碼的電路稱為8421BCD普通編碼器。它有10個輸入、4個輸出。圖3-5是8421BCD普通編碼器的框圖，表3-3是它的真值表。表3-3中只列出了輸入I0~I9

可能出現的組合，其他組合都是不可能發生的，也就是約束，約束可以表示為

圖3-58421BCD普通編碼器的框圖

由表3-3-可以寫出如下邏輯表達式：

圖3-68421BCD普通編碼器的邏輯電路圖

4.8421BCD優先編碼器

用4位8421二進制代碼對0~9這10個允許同時出現的十進制數按一定優先順序進行編碼，當有一個以上信號同時出現時，只對其中優先級別最高的一個進行

編

碼，這

樣

的

電

路

稱

為8421BCD優先編碼器。8421BCD優先編碼器的框圖如圖3-7所示，表3-4是它的真值表。在真值表中，給I0~I9

假定了不同的優先級，I9的優先級最高，I8

次之，I0的優先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-78421BCD優先編碼器的框圖

圖3-8是用與非門實現的8421BCD優先編碼器的邏輯電路圖。圖3-88421BCD優先編碼器的邏輯電路圖

圖3-974148優先編碼器的引腳圖和邏輯符號

圖3-10用兩片74148擴展構成的16線-4線優先編碼器

3.1.2譯碼器

譯碼是編碼的逆過程，是將二進制代碼所表示的相應信號或對象“翻譯”出來。

1.二進制譯碼器

具有n

個輸入，2n個輸出，能將輸入的所有二進制代碼全部翻譯出來的譯碼器稱為二進制譯碼器。

圖3-11是3位二進制譯碼器的框圖。它有3個輸入、8個輸出，因此也稱為3線-8線譯碼器。二進制譯碼器假定輸入的任何組合都可能出現，且每一個輸出對應一個輸入組合。表3-6所示為一個3位二進制譯碼器的真值表。

圖3-113位二進制譯碼器的框圖

由表3-6可以寫出如下邏輯表達式：

圖3-12是3位二進制譯碼器的邏輯電路圖。

圖3-113位二進制譯碼器的框圖

2.二—十進制譯碼器

將10個表示十進制數0~9的二進制代碼翻譯成相應的輸出信號的電路稱為二—十進制譯碼器。

圖3-13-是二—十進制譯碼器的框圖，它有4個輸入、10個輸出，因此也稱為4線-10線譯碼器。假定1010~1111共6個輸入組合不會出現，每一個輸出對應一個可能出現的輸入組合，則二—十進制譯碼器的真值表如表3-7所示。

圖3-13-二—十進制譯碼器的框圖

利用約束項，通過化簡，得到如下表達式：

圖3-14為二—十進制譯碼器的邏輯電路圖。

圖3-14二—十進制譯碼器的邏輯電路圖

3.顯示譯碼器

BCD七段顯示譯碼器如圖3-15所示。該顯示譯碼器有4個輸入，7個輸出。輸入為0~9這10個數字的BCD碼；輸出用來驅動7段發光二極管(LED)，使它發光從而顯示出相應的數字。假定驅動信號為0時，發光二極管發光，也就是說，如要a段發光，需要Ya

為0。

圖3-15BCD七段顯示譯碼器

根據顯示器件的驅動特性，可以列出如表3-8所示的真值表，表中假定1010~1111共6個輸入組合不會出現。

利用約束項，通過化簡，得到如下表達式：

圖3-16為BCD七段顯示譯碼器的邏輯電路圖。

圖3-16BCD七段顯示譯碼器的邏輯電路圖

圖3-1774138譯碼器的引腳圖和邏輯符號

5.用MSI譯碼器實現組合邏輯函數

我們知道，任一組合邏輯函數均可以寫成最小項之和的形式(標準與或表達式)，也可以寫成最大項之積的形式(標準或與表達式)，而二進制譯碼器的輸出提供了其輸入變量所有不同的最小項(或最小項的反——最大項)，因此，可以利用譯碼器來實現組合邏輯函數。

用普通二進制譯碼器實現組合邏輯函數的一般步驟如下：

(1)根據譯碼器輸出的特點(最小項或最大項)，將要實現的邏輯函數轉換成相應的形式。

(2)將相應的輸出端信號進行相或或相與。

圖3-18例3.1的邏輯電路

3.2加法器和比較器

3.2.1加法器實現兩個二進制數相加功能的電路稱為加法器。加法器有一位加法器和多位加法器之分。

1.一位加法器實現兩個一位二進制數相加的電路稱為一位加法器。一位加法器又分為半加器和全加器。

1)半加器

只考慮本位兩個一位二進制數A和B相加，而不考慮低位進位的加法，稱為半加，實現半加功能的電路稱為半加器。

半加器的真值表如表3-10所示。表中的A和B分別表示兩個相加的一位二進制數，S是本位和，Cout是本位向高位的進位。

由真值表可以直接寫出如下函數表達式：

半加器的邏輯電路圖和邏輯符號如圖3-19所示。

圖3-19半加器的邏輯電路圖和邏輯符號

2)全加器

將本位兩個一位二進制數和來自低位的進位相加，叫作全加，具有全加功能的電路稱為全加器。

全加器的真值表如表3-11所示。表中的A和B分別表

示兩個相加的一位二進制數，Cin是來自低一位向本位的進位，S是本位和，Cout是本位向高一位的進位。圖3-20為S和Cout的卡諾圖。

圖3-20S和Cout的卡諾圖

由卡諾圖可以寫出如下函數表達式：

全加器的邏輯電路圖和邏輯符號如圖3-21所示。

圖3-21全加器的邏輯電路圖和邏輯符號

2.多位加法器

實現兩個多位二進制數相加的電路稱為多位加法器。根據電路結構的不同，常見的多位加法器分為串行進位加法器和超前進位加法器。

1)串行進位加法器(行波進位加法器)

n

位串行進位加法器由n

個一位加法器串聯構成。圖3-22所示是一個4位串行進位加法器。在串行進位加法器中，采用串行運算方式，由低位至高位，每一位的相加都必須等待下一位的進位。這種電路結構簡單，但運算速度慢：一個n

位串行進位加法器至少需要經過n

個全加器的傳輸延遲時間后才能得到可靠的運算結果。

圖3-224位串行進位加法器

2)超前進位加法器

為了提高運算速度，將各進位提前并同時送到各個全加器的進位輸入端的加法器稱為超前進位加法器。其優點是運算速度快，但電路結構較復雜。

兩個n

位二進制數An-1An-2…Ai…A1A0

和Bn-1Bn-2…Bi…B1B0進行相加的算式如下：

利用半加器和全加器的結果，可以寫出各進位的邏輯表達式：

令Gi=AiBi，Pi=Ai+Bi，利用遞歸關系可以得到：

超前進位加法器就是利用上面表達式同時計算出各位的進位，并同時加到各個全加器的進位輸入端，從而大大提高加法器的運算速度的。圖3-23-是一個4位超前進位加法器的結構圖。

圖3-23-4位超前進位加法器的結構圖

3.MSI74283加法器及應用

MSI74283是4位二進制超前進位加法器，其引腳圖和邏輯符號如圖3-24所示。圖3-24

將74283進行簡單級聯，可以構造出多位加法器，圖3-25所示為用兩個74283構造的一個8位二進制加法器。圖3-25用兩個74283構造的一個8位二進制加法器

【例3.2】

將8421BCD碼轉換為余3碼。

解8421BCD碼和余3碼的對應關系如表3-12所示。從表中可以看出，將4位的8421BCD碼加上0011就是對應的余3碼。因此，使用74283加法器可以很方便地將8421BCD碼轉換為余3碼，如圖表3-2612所示。

圖3-26用74283加法器將8421BCD碼轉換為余3碼

3.2.2比較器

用來比較兩個二進制數大小的邏輯電路，稱為比較器。

1.一位比較器

一位比較器用來比較兩個一位二進制數Ai和Bi的大小。比較結果有三種：Ai>Bi、Ai=Bi、Ai<Bi，現分別用Li、Gi、Mi表示，其真值表如表3-13所示。

由真值表可以得到下列邏輯表達式：

根據上面的表達式可畫出如圖3-27所示的邏輯電路圖。

圖3-27一位比較器的邏輯電路圖

2.多位比較器

多位比較器用來比較兩個多位二進制數A=An-1…Ai…A0和B=Bn-1…Bi…B0

的大小，比較時從高位往低位逐位進行，當高位相等時才比較低位。

例如，要比較兩個4位二進制數A=A3A2A1A0

和B=B3B2B1B0，則先比較最高位A3-和B3。如果A3>B3，則A>B；如果A3<B3，則A<B；當A3=B3-時，接著比較A2

和B2。依此類推，直至得出結果為止。假定各位比較的結果分別用L3、G3、M3，L2、G2、M2，L1、G1、M1，L0、G0、M0表示，總的比較結果用L、G、M表示，則可得如表3-14所示的真值表。表中的“×”表示可0可1，對比較結果無影響。每位比較的結果是相互排斥的，即只能有一個是1，不可能兩個或三個同時為1。

由真值表可以得到如下邏輯表達式：

圖3-28所示是4位比較器的邏輯電路圖。

圖3-284位比較器的邏輯電路圖

從4位比較器可以得出n位比較器的邏輯表達式：

3.MSI7485比較器及應用

MSI7485是4位比較器，其引腳圖和邏輯符號如圖3-29所示，真值表如表3-15所示。a>b、a=b、a<b是為了在用7485擴展構造4位以上的比較器時，輸入低位的比較結果而設的三個級聯輸入端。由真值表可以看出，只要兩數高位不等，就可以確定兩數的大小，其余各位(包括級聯輸入)可以為任意值；高位相等時，需要比較低位。本級兩個4位數相等時，需要比較低級位，此時要將低級的比較輸出端接到高級的級聯輸入端上。最低一級比較器的a>b、a=b、a<b級聯輸入端必須分別接0、1、0。圖3-30所示是用兩片7485構成的8位二進制比較器。

圖3-297485比較器的引腳圖和邏輯符號

圖3-30用兩片7485構成的8位二進制比較器

3.3數據選擇器和數據分配器

3.3.1數據選擇器

1.數據選擇器能從多個數據輸入中選擇出其中一個進行傳輸的電路稱為數據選擇器，也稱為多路選擇器或多路開關。一個數據選擇器具有n個數據選擇端，2n

個數據輸入端，一個數據輸出端。圖3-31所示為四選一數據選擇器框圖，其真值表如表3-16所示。

圖3-31

由真值表可以得到輸出的邏輯表達式為

根據表達式可以畫出用與非門實現的邏輯電路圖，如圖3-32所示。

圖3-32四選一數據選擇器的邏輯電路圖

2.MSI八選一數據選擇器74151

MSI74151是一個具有互補輸出的八選一數據選擇器，它有3個數據選擇端，8個數據輸入端，2個互補數據輸出端，1個低電平有效的選通使能端。74151的引腳圖和邏輯符號如圖3-33所示。

圖3-33-74151的引腳圖和邏輯符號

3.用MSI數據選擇器實現邏輯函數

用數據選擇器實現邏輯函數的方法有兩種：比較法和圖表法(真值表或卡諾圖)。

比較法的一般步驟如下：

(1)選擇接到數據選擇端的函數變量。

(2)寫出數據選擇器輸出的邏輯表達式。

(3)將要實現的邏輯函數轉換為標準與或表達式。

(4)對照數據選擇器輸出表達式和待實現函數的表達式，確定數據輸入端的值。

(5)連接電路。

圖表法的一般步驟如下：

(1)選擇接到數據選擇端的函數變量。

(2)畫出邏輯函數和數據選擇器的真值表。

(3)確定各個數據輸入端的值。

(4)連接電路。

1)函數變量的數目m等于數據選擇器中數據選擇端的數目n

在這種情況下，把變量一對一接到數據選擇端，各個數據輸入端依據具體函數接“0”或“1”，不需要反變量輸入，也不需要任何其他器件，就可以用數據選擇器實現任何一個組合邏輯函數。

【例3.3】

用MSI74151八選一數據選擇器實現邏輯函數：

解

首先選擇接到數據選擇端的函數變量。MSI74151八選一數據選擇器有A2、A1、A0

這3個數據選擇端，函數F有A、B、C這3個變量，它們可以一對一連接。連接方法有多種，現讓A2接變量A，A1接變量B，A0接變量C。

數據選擇器輸出端的邏輯表達式如下：

邏輯函數F的標準與或表達式如下：

比較Y和F的表達式可以看出，當D0=0、D1=D2=D3=D4=D5=D6=1、D7=0時，Y=F。邏輯電路圖如圖3-34所示。

2)函數變量的數目m

多于數據選擇器中數據選擇端的數目n

在這種情況下，不可能將函數的全部變量都接到數據選擇器的數據選擇端，有的變量要接到數據選擇器的數據輸入端。要實現邏輯函數，可能還必須要有反變量輸入或其他門電路。

【例3.4】

用MSI74151八選一數據選擇器實現邏輯函數：

解MSI74151八選一數據選擇器有A2、A1、A03個數據選擇端，而函數F有A、B、C、D4個變量，只能將其中的3個接到數據選擇器的數據選擇端上。下面設計兩種不同的方案。

3)函數變量的數目m少于數據選擇器中數據選擇端的數目n

當函數變量的數目m

少于數據選擇器中數據選擇端的數目n

時，可以將變量接到數據選擇器中的m

個數據選擇端，再依據具體函數來確定數據輸入端和剩余數據選擇端的值。在這種情況下，無需反變量輸入，亦無需其他器件，即可以實現任何一個組合邏輯函數，而且有多種實現方案。

【例3.5】

用MSI74151八選一數據選擇器實現邏輯函數：

解

函數F只有A、B兩個變量，將它們接到MSI74151數據選擇器其中的兩個數據選擇端，接法有多種。現讓A1

接變量A，A0

接變量B，則數據選擇器輸出的邏輯表達式為

3.3.2數據分配器

數據分配器的邏輯功能是將一個輸入信號根據選擇信號的不同取值，傳送至多個輸出數據通道中的某一個。數據分配器又稱為多路分配器。一個數據分配器有一個數據輸入端，n

個選擇輸入端，2n

個數據輸出端。

圖3-37是一個一路-四路數據分配器的框圖，真值表如表3-20所示。

圖3-37一路-四路數據分配器框圖

由真值表可以得到輸出的邏輯表達式為

根據表達式可以畫出用與門和非門實現的邏輯圖，如圖3-38所示。

圖3-38由與門和非門構成的一路-四路數據分配器邏輯電路圖

圖3-39為74138作為數據分配器時的引腳圖和邏輯符號。圖3-39MSI74138一路-八路數據分配器第4章時序邏輯電路4.1時序邏輯電路的結構和特點4.2觸發器4.3時序邏輯電路的分析4.4時序邏輯電路的設計

4.1時序邏輯電路的結構和特點所有的組合邏輯電路都有一個共同的特點：電路任一時刻的輸出僅取決于當時電路的輸入，與電路以前的輸入和狀態無關。在時序邏輯電路中，電路的輸出不僅取決于當時電路的輸入，還與以前電路的輸入和狀態有關，也就是說，時序邏輯電路具有記憶功能。

時序邏輯電路的結構框圖如圖4-1所示。從圖中可以看出，一個時序邏輯電路通常由組合邏輯電路和存儲電路兩部分組成。其中，存儲電路由觸發器構成，是必不可少的。圖中的Xi(i=1，…，m)是電路的輸入信號；Yi(i=1，…，k)是電路的輸出信號；Wi(i=1，…，p)是存儲電路的輸入信號(亦稱驅動信號或激勵信號)；Qi(i=1，…，r)是存儲電路的輸出信號(亦稱時序電路的狀態信號)。

圖4-1時序邏輯電路的結構框圖

這些邏輯信號之間的關系可用式(4.1.1)~式(4.1.3)三組方程來描述：

其中，式(4.1.1)稱為輸出方程；式(4.1.2)稱為驅動方程或激勵方程；式(4.1.3)稱為狀態方程；Qni稱為第i個觸發器的現態；Qn+1i稱為第i個觸發器的次態。

按照存儲電路中觸發器狀態變化的特點，時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中，所有觸發器都受同一時鐘信號控制，觸發器的狀態變化是同步進行的。在異步時序邏輯電路中，并非所有觸發器都受同一時鐘信號控制，因此觸發器的狀態變化不是同步的。

按照電路輸出信號的特點，時序邏輯電路分為Mealy型電路和Moore型電路兩種。在Mealy型電路中，輸出不僅取決于電路的狀態，還與電路的輸入有關。在Moore型電路中，輸出僅僅取決于電路的狀態，與電路的輸入無關。

4.2觸

發

器

在分析觸發器的狀態變化時，將外加信號變化之前觸發器的狀態稱為現態，用

Qn

表示；將外加信號變化之后觸發器的狀態稱為次態，用

Qn+1表示。觸發器的

Q

輸出端為0時稱為0狀態，為1時稱為1狀態。

圖4-2由與非門構成的基本RS觸發器

工作原理分析：

(1)當S=0、R=0時。

(2)當S=0，R=1時。

(3)當S=1，R=0時。

(4)當S=1，R=1時。

以上分析結果可用表4-1表示，表中反映了觸發器的次態和輸入信號以及現態之間的關系，稱為觸發器的特性表(或功能表)。表中的×表示約束。

由表4-1可以寫出如下方程：

上述方程描述了基本RS觸發器的次態和輸入信號以及現態之間的邏輯關系，稱為基本RS觸發器的特性方程。

基本觸發器的動作特點：在基本RS觸發器電路中，由于不存在控制信號，且輸入信號是直接加到與非門G1

和G2

的輸入端的，因此S或R發生變化，都可能導致觸發器的輸出狀態跟著發生變化。這一特性稱為直接控制，S稱為直接置位端，R稱為直接復位端。

圖4-3所示的時序圖反映了由與非門構成的基本RS觸發器在接收不同的輸入信號時狀態的變化情況。

圖4-3由與非門構成的基本RS觸發器的時序圖

圖4-4-由或非門構成的基本RS觸發器

由或非門構成的基本RS觸發器的時序圖如圖4-5所示。圖4-5由或非門構成的基本RS觸發器的時序圖

2.同步RS觸發器

同步RS觸發器是在基本RS觸發器的基礎上增加一個時鐘控制端構成的，其目的是提高觸發器的抗干擾能力，同時使多個觸發器能夠在一個控制信號的作用下同步工作。圖4-6(a)所示是一個由與非門組成的同步RS觸發器，圖4-6(b)所示是它的邏輯符號。

圖4-6

表4-2所示為同步RS觸發器的特性表。同步RS觸發器的特性方程如下：

圖4-7所示的時序圖反映了由與非門構成的同步RS觸發器在CP信號的控制下，接收不同輸入信號時狀態的變化情況。圖4-7由與非門構成的同步RS觸發器的時序圖

無論是基本RS觸發器還是同步RS觸發器，R和S都要滿足約束條件RS=0。為了避免R和S同時為1的情況出現，可以在R和S之間連接一個非門，使R和S互反。這樣，除了時鐘控制端之外，觸發器只有一個輸入信號，通常表示為D，這種觸發器稱為D觸發器。

圖4-8(a)所示是一個由與非門構成的同步D觸發器；圖4-8(b)所示是它的邏輯符號；表4-3所示是它的特性表。它的特性方程如下：

圖4-8

由表4-3可以看出：當CP=0時，無論輸入是0還是1，觸發器的狀態都不會改變，次態等于現態；當CP=1時，0輸入使觸發器的次態為0(稱為置0)，1輸入使觸發器的次態為1(稱為置1)。可見，D觸發器具有置0和置1兩種邏輯功能。

圖4-9所示的時序圖反映了同步D觸發器在CP信號的控制下，接收不同輸入信號時狀態的變化情況。圖4-9同步D觸發器的時序圖

同步觸發器又稱為電平控制觸發器或門控觸發器。同步觸發器的動作特點：當時鐘控制信號為某一種電平值時(在上述同步電路中，CP=1時)，輸入信號能影響觸發器的輸出狀態，此時稱為時鐘控制信號有效；當時鐘控制信號為另外一種電平值時(在上述同步電路中，CP=0時)，輸入信號不會影響觸發器的輸出，其狀態保持不變，此時稱為時鐘控制信號無效。

3.主從觸發器

主從觸發器由兩個時鐘控制信號相反的同步觸發器相連而成。圖4-10(a)所示是一個主從RS觸發器電路，圖4-10(b)所示是它的邏輯符號。

圖4-10

圖4-11所示為主從RS觸發器的時序圖。從時序圖可以看出，只有在CP的下降沿到來時，觸發器的狀態才可能發生變化。圖中，在第一個CP=1期間，R和S發生了多次變化，主觸發器的狀態也發生過多次變化。

圖4-11主從RS觸發器的時序圖

圖4-12帶異步輸入端的主從RS觸發器

圖4-13帶異步輸入端主從RS觸發器的時序圖

圖4-14主從JK觸發器

主從JK觸發器的特性表如表4-5所示。從表中可以看出：在CP的下降沿到來時，如果J=0、K=0，則觸發器保持原來的狀態不變；如果J=0、K=1，則觸發器置0；如果J=1、K=0，則觸發器置1；如果J=1、K=1，則觸發器的次態和現態相反，稱為翻轉。因此，JK觸發器有四種不同的邏輯功能：保持、置0、置1和翻轉。

JK觸發器的特性方程如下：

圖4-15所示的時序圖反映了主從JK觸發器四種不同的邏輯功能。

圖4-15主從JK觸發器的時序圖

圖4-16所示的時序圖描述了主從JK觸發器的一次變化問題。圖4-16主從JK觸發器一次變化的時序圖

圖4-17主從T觸發器

由表4-6可以看出，主從T觸發器有兩種邏輯功能：保持和翻轉。當T=0時，觸發器的狀態保持不變；當T=1時，觸發器的狀態翻轉。圖4-18所示的時序圖描述了主從T觸發器接收信號時狀態變化的情況。

圖4-18主從T觸發器的時序圖

主從觸發器的動作特點：主從觸發器的狀態變化分兩步，第一步，在主觸發器的時鐘控制信號有效期間，輸入信號影響主觸發器的狀態，此時從觸發器的狀態不會發生變化；第二步，在主觸發器的時鐘控制信號由有效變為無效而從觸發器的時鐘控制信號由無效變為有效時，從觸發器的狀態根據主觸發器的狀態而變化。

4.邊沿觸發器

為了進一步提高可靠性，增強抗干擾能力，克服主從觸發器存在的缺點，人們設計了邊沿觸發器。邊沿觸發器也是邊沿動作的觸發器。圖4-19為邊沿觸發器的邏輯符號。

圖4-19邊沿觸發器的邏輯符號

邊沿觸發器的動作特點：觸發器輸出的次態僅僅取決于現態和動作邊沿(CP的上升沿或下降沿)時的輸入信號，在這之前的輸入信號變化對觸發器輸出的次態無影響，從而提高了可靠性，增強了抗干擾能力。

圖4-20所示的時序圖描述了在相同的CP、J、K以及起始狀態下，下降沿動作的主從JK觸發器和邊沿JK觸發器的輸出波形。從圖中可以看出，這兩種不同結構的觸發器具有不同的動作特點。

圖4-20下降沿動作的主從JK觸發器和邊沿JK觸發器的時序圖對比

4.2.2觸發器的邏輯功能和分類

從邏輯功能，亦即從觸發器次態和現態以及輸入信號之間的關系上，可以將觸發器分為RS觸發器、D觸發器、JK觸發器、T觸發器等幾種類型。描述觸發器邏輯功能的常用方式有：特性方程、特性表、驅動表、狀態轉換圖、時序圖。驅動表(又稱激勵表)用表格的形式來描述觸發器從一個現態轉變為另一個次態時所需的驅動信號。狀態轉換圖用圖形來描述觸發器的轉換和相應驅動信號的關系。時序圖反映了時鐘控制信號、輸入信號、觸發器狀態變化的時間對應關系。

1.RS觸發器

RS觸發器有三種邏輯功能：保持、置0、置1。當S=0、R=0時，為保持功能；當S=0、R=1時，為置0功能；當S=1、R=0時，為置1功能。另外，S和R存在約束條件RS=0。

RS觸發器的特性方程如下：

RS觸發器的特性表如表4-7所示。表4-8所示是RS觸發器的驅動表。RS觸發器的狀態轉換圖如圖4-21所示。

圖4-21RS觸發器的狀態轉換圖

需要注意的是：觸發器的特性表、驅動表、狀態轉換圖都是在時鐘控制信號有效這一前提下才有意義的。

表4-7所示的RS觸發器特性表中，“×”表示約束。在表4-8所示的RS觸發器驅動表和圖4-21所示的RS觸發器狀態轉換圖中，“×”表示可0可1。

2.D觸發器

D觸發器有兩種邏輯功能：置0、置1。當D=0時，為置0功能；當D=1時，為置1功能。

D觸發器的特性方程如下：

D觸發器的特性表、驅動表、狀態轉換圖分別如表4-9、表4-10、圖4-22所示。

圖4-22D觸發器的狀態轉換圖

3.JK觸發器

JK觸發器有四種邏輯功能：保持、置0、置1和翻轉。當J=0、K=0時，為保持功能；當J=0、K=1時，為置0功能；當J=1、K=0時，為置1功能；當J=1、K=1時，為翻轉功能。

JK觸發器的特性方程如下：

JK觸發器的特性表如表4-11所示。表4-12所示是JK觸發器的驅動表。JK觸發器的狀態轉換圖如圖4-23所示。

圖4-23JK觸發器的狀態轉換圖

4.T觸發器

T觸發器有兩種邏輯功能：保持和翻轉。當T=0時，為保持功能；當T=1時，為翻轉功能。

T觸發器的特性方程如下：

T觸發器的特性表、驅動表、狀態轉換圖分別如表4-13、表4-14、圖4-24所示。

圖4-24-T觸發器的狀態轉換圖

如果將T觸發器的T輸入端固定接電源(邏輯1)，則此時的觸發器只有翻轉這一種邏輯功能，稱為T'觸發器。T'觸發器的特性方程為

4.2.3不同邏輯功能觸發器間的轉換

上一節介紹了幾種邏輯功能不同的觸發器，最常見的有D觸發器和JK觸發器。不同邏輯功能觸發器間的轉換就是在已有觸發器的基礎上，通過增加附加轉換電路，使之轉變成另一種類型的觸發器。觸發器轉換的結構示意圖如圖4-25所示。

圖4-25觸發器轉換的結構示意圖

公式法的轉換步驟：

(1)寫出已有觸發器和期待觸發器的特性方程；

(2)將期待觸發器的特性方程變換成已有觸發器特性方程的形式；

(3)比較兩個觸發器的特性方程，求出轉換電路的邏輯表達式；

(4)畫出邏輯電路圖。

圖表法的轉換步驟：

(1)根據期待觸發器的特性表和已有觸發器的驅動表列出轉換電路的真值表；

(2)根據真值表求出轉換電路的邏輯表達式；

(3)畫出邏輯電路圖。

1.JK觸發器轉換為RS、D、T觸發器

1)JK觸發器轉換為RS觸發器

JK觸發器的特性方程為

RS觸發器的特性方程為

轉換RS觸發器特性方程的形式，使之和JK觸發器特性方程的形式一致：

圖4-26JK觸發器轉換為RS觸發器的邏輯圖

根據RS觸發器的特性表和JK觸發器的驅動表可以列出轉換電路的真值表，如表4-15所示。

圖4-27所示是根據表4-15畫出的J和K的卡諾圖。從卡諾圖可以得到與公式法相同的結果。圖4-27J和K的卡諾圖

2)JK觸發器轉換為D觸發器

D觸發器的特性方程為

JK觸發器轉換為D觸發器的轉換邏輯為

圖4-28所示是JK觸發器轉換為D觸發器的邏輯圖。

圖4-28JK觸發器轉換為D觸發器的邏輯圖

3)JK觸發器轉換為T觸發器

T觸發器的特性方程為

顯然，J=K=T。

JK觸發器轉換為T觸發器的邏輯圖如圖4-29所示。

圖4-29JK觸發器轉換為T觸發器的邏輯圖

2.D觸發器轉換為RS、JK、T觸發器

1)D觸發器轉換為RS觸發器

D觸

發

器

轉

換

為RS觸

發

器

的

邏

輯

圖

如

圖4-30所示。

圖4-30D觸發器轉換為RS觸發器的邏輯圖

2)D觸發器轉換為JK觸發器

圖4-31所示為D觸發器轉換為JK觸發器的邏輯圖。

圖4-31D觸發器轉換為JK觸發器的邏輯圖

3)D觸發器轉換為T觸發器

T觸發器的特性方程為

D觸發器轉換為T觸發器的邏輯圖如圖4-32所示。

圖4-32D觸發器轉換為T觸發器的邏輯圖

4.3時序邏輯電路的分析

分析時序邏輯電路，就是要根據電路的邏輯圖，總結出其邏輯功能并用一定的方式描述出來。時序邏輯電路常用的描述方式有邏輯方程、狀態(轉換)表、狀態(轉換)圖

、時序圖等。一般而言，同組合邏輯電路相比，時序邏輯電路的分析更為復雜一些。而由于時鐘控制信號的不同特點，同步時序邏輯電路和異步時序邏輯電路的分析又有所不同。

4.3.1同步時序邏輯電路的分析

分析同步時序邏輯電路的一般步驟：

(1)根據邏輯圖寫方程，包括時鐘方程、輸出方程、各個觸發器的驅動方程。由于同步時序邏輯電路的時鐘都是統一的，因此時鐘方程也可以省略不寫。

(2)將驅動方程代入觸發器的特性方程，得到各個觸發器的狀態方程。

(3)根據狀態方程和輸出方程進行計算，求出各種不同輸入和現態情況下電路的次態和輸出，再根據計算結果列狀態表。

(4)畫狀態圖和時序圖。

【例4.1】

分析圖4-33所示的同步時序邏輯電路。圖4-33例4.1的同步時序邏輯電路

解(1)寫出方程。

時鐘方程：

(2)將驅動方程代入JK觸發器的特性方程，求各個觸發器的狀態方程。

(3)根據狀態方程和輸出方程進行計算，列狀態表，如表4-16所示。

(4)畫狀態圖和時序圖，分別如圖4-34和圖4-35所示。圖4-34-例4.1同步時序邏輯電路的狀態圖

圖4-35例4.1同步時序邏輯電路的時序圖

【例4.2】

分析圖4-36所示的同步時序邏輯電路。圖4-36例4.2的同步時序邏輯電路

(2)將驅動方程代入JK觸發器的特性方程，求各個觸發器的狀態方程。

(3)根據狀態方程和輸出方程進行計算，列狀態表，如表4-17所示。

(4)畫狀態圖和時序圖。

根據狀態表可以畫出電路的狀態圖，如圖4-37所示。圖中的“1，0/”表示輸入信號A為1或0。

圖4-38為在圖4-36所示的輸入信號和時鐘控制信號作用下，電路中各個觸發器狀態的時序圖。

圖4-37例4.2同步時序邏輯電路的狀態圖

圖4-38例4.2同步時序邏輯電路的時序圖

4.3.2異步時序邏輯電路的分析

分析異步時序邏輯電路的一般步驟：

(1)根據邏輯圖寫方程，包括時鐘方程、輸出方程及各個觸發器的驅動方程。

(2)將驅動方程代入觸發器的特性方程，得到各個觸發器的狀態方程。

(3)根據時鐘方程、狀態方程和輸出方程進行計算，求出各種不同輸入和現態情況下電路的次態和輸出，根據計算結果列狀態表。在計算的時候，要根據各個觸發器的時鐘方程來確定觸發器的時鐘控制信號是否有效。如果時鐘控制信號有效，則按照狀態方程計算觸發器的次態；如果時鐘控制信號無效，則觸發器的狀態不變。

(4)畫狀態圖和時序圖。

【例4.3】

分析圖4-39所示的異步時序邏輯電路。圖4-39例4.3的異步時序邏輯電路

(4)狀態圖和時序圖分別如圖4-40和圖4-41所示。圖4-40例4.3異步時序邏輯電路的狀態圖

圖4-41例4.3異步時序邏輯電路的時序圖

【例4.4】

分析圖4-42所示的異步時序邏輯電路，寫出各類方程，列出狀態表。圖4-42例4.4的異步時序邏輯電路

4.4時序邏輯電路的設計4.4.1同步時序邏輯電路的設計同步時序邏輯電路設計的一般步驟如下：

(1)分析邏輯功能要求，畫符號狀態轉換圖。

(2)進行狀態化簡。

(3)確定觸發器的數目，進行狀態分配，畫狀態轉換圖。

(4)選定觸發器的類型，求出各個觸發器驅動信號和電路輸出的方程。

(5)檢查電路能否自啟動。如不能自啟動，則進行修改。

(6)畫邏輯圖并實現電路。

【例4.5】

用下降沿動作的JK觸發器設計一個同步時序邏輯電路，要求其狀態轉換圖如圖4-43所示。圖4-43例4.5的狀態轉換圖

解

在本例中，給出了編碼后的狀態轉換圖，而且從圖中可以確定狀態不能化簡。因此，步驟(1)