題目狀態(tài)機的設(shè)計一、實驗目的1.掌握時序邏輯電路的設(shè)計方法。2.練習進程（Process）語句的使用。3.學習簡單狀態(tài)機的設(shè)計方法。二、實驗原理有限狀態(tài)機的主要功能用來實現(xiàn)一個數(shù)字電路設(shè)計中的控制部分，其功能和CPU的功能十分相似。狀態(tài)機的操作有兩種：狀態(tài)機內(nèi)部狀態(tài)轉(zhuǎn)換。狀態(tài)機要經(jīng)歷一系列狀態(tài)，下一狀態(tài)由譯碼器根據(jù)當前狀態(tài)和輸入狀態(tài)條件決定。產(chǎn)生輸出信號序列。輸出信號由輸出譯碼器根據(jù)當前狀態(tài)和輸入條件決定。三、實驗內(nèi)容實現(xiàn)一個簡單的Moore狀態(tài)機Moore狀態(tài)機的狀態(tài)轉(zhuǎn)移圖一：圖一Moore狀態(tài)機的狀態(tài)轉(zhuǎn)移圖四、實驗步驟（1）啟動QuartusII建立一個空白工程。（2）新建VHDL源程序文件輸入程序代碼并保存，進行綜合編譯，若在編譯過程中出現(xiàn)錯誤，則找出并更正錯誤，直至成功為止。（3）建立波形仿真文件并進行功能仿真驗證。（4）按照實驗報告冊上進行管腳的分配即可。（5）用下載電纜通過JTAG口對應的sof文件加載到FPGA中，觀察實驗結(jié)果。五、實驗現(xiàn)象與結(jié)果1）仿真結(jié)果實驗總結(jié)這次的實驗為四位并行乘法器，基本原理老師已經(jīng)在上課的時候講的很清楚，剛開始綜合時有錯誤，改完后波形仿真也進行的很順利，這次試驗又熟悉了QUARTUSII軟件的使用，以后要多動手，多理解，爭取對QUARTUSII熟練掌握。實驗結(jié)果驗證了程序的正確性。附錄libraryieee;useieee.std_logic_1164.all;entityzl_549 isport(reset:instd_logic;clk,din:instd_logic;dataout:outstd_logic_vector(2downto0));endzl_549;architecturemooreofzl_549istypestate_typeis(s0,s1,s2,s3);signalstate:state_type;beginchange_state:process(clk,reset)beginif(reset='1')thenstate<=s0;elsif(rising_edge(clk))thencasestateiswhens0=>if(din='1')thenstate<=s1;endif;whens1=>if(din='1')thenstate<=s2;endif;whens2=>if(din='1')thenstate<=s3;endif;whens3=>if(din='1')thenstate<=s0;ELSestate<=s1;endif;endcase;endif;endprocess;output_process:process(state)begincasestateiswhens0=>dataout<="001";whens1=>dataout<="011";whens2=>dataout<="101";