摘要

在電視節(jié)目的制作中，數(shù)字音頻信號的標(biāo)準(zhǔn)接口為AES/EBU,可見于所有

的數(shù)字音頻設(shè)備。要將音頻信號采集到計算機(jī)中，當(dāng)前只能通過間接的方式，先

將音頻信號記錄到磁帶上，然后通過昂貴的專業(yè)刻盤機(jī)轉(zhuǎn)刻成CD。本文給出了

一個比較簡單的設(shè)計，可以將數(shù)據(jù)從磁帶或其它AES/EBU音頻設(shè)備接口轉(zhuǎn)移到

硬盤。

本設(shè)計分為音頻接收和數(shù)據(jù)轉(zhuǎn)發(fā)兩大部分。

音頻接收部分將有效數(shù)據(jù)分離出來，這部分是由模擬電路和音頻解碼實現(xiàn)

的。模擬電路的任務(wù)是數(shù)字基帶濾波器的設(shè)計，音頻解碼是通過VHDL語言在

FPGA上實現(xiàn)的。

采集到的音頻數(shù)據(jù)要傳輸?shù)絇C,因此需要和PC進(jìn)行通信。本設(shè)計采用廣泛

使用的USB總線通信方式。USB總線的實現(xiàn)采用軟MCU+USB接口芯片的方

案，其中USB接口芯片選用的是PHILIPS的PDIUSBD12芯片，支持USB1.1

總線協(xié)議。

本文的設(shè)計采用了目前比較新的可編程片上系統(tǒng)（SOPC）技術(shù)。系統(tǒng)利用

Xilinx公司開發(fā)的32位MCU軟核MicroBlaze和SpartanII系列的FPGA芯片-。

USB和系統(tǒng)所用的是同一個微控制器。本文介紹了系統(tǒng)設(shè)計中各電路模塊的設(shè)

計原理和具體的電路。本系統(tǒng)已通過各模塊的軟仿真和硬仿真，也完成了系統(tǒng)的

軟仿真。仿真表明系統(tǒng)設(shè)計合理、工作可靠。

關(guān)鍵詞：MicroBlazeAES/EBUUSBSpartanII

ABSTRACT

AES/EBU,standardofdigitalaudiointerfaceinmodernTVprogramming,canbe

foundinalldigitalequipmentsrelevanttoaudio.Currently,meansforstoringoriginal

audiodataintoPCarestillindirectexpensive.Thispapergivesadesignwhich

transfersaudiodatafromAES/EBUinterfaceofrecordersorotheraudiofacilitiesto

harddisksinaPCconveniently.

Thewholeprojectcanbedividedintotwoparts,theyareaudiostreamacquiring

andtransferringdataintoPC.

Intheprocessofaudiohandling,analogcircuitisusedtotransformbaseband

signaltodiscretedigitalsignal,anddecoderiscomprisedintoFPGAchipinVHDL

language.

USBbusisusedasacommunicateinterfacebetweenPCanddecoder.

PDIUSBD12servesastheinterfacechipofUSBbus,andMicroBlaze,asoftIPcore

microprocessorfromXilinx,implementsthemicrocontrollerofPDIUSBD12.Thisis

socalledSOPC,anewlydevelopedembeddeddesignmethod.

Keywords:MicroBlazeAES/EBUUSBSpartanII

目錄

第一章緒論..........................................................................1

1.1課題背景....................................................................1

1.2研究內(nèi)容....................................................................2

1.3課題意義....................................................................4

第二章AES/EBU數(shù)字音頻數(shù)號協(xié)議...................................................5

第三章音頻譯碼的設(shè)計...............................................................8

3.1模擬電路部分................................................................8

3.2AES/EBU譯碼的FPGA數(shù)字邏輯部分.........................................15

3.2.1FPGA設(shè)計流程.........................................................15

3.2.2音頻譯碼電路的FPGA程序設(shè)計.........................................16

3.2.3音頻譯碼的FPGA設(shè)計總結(jié).............................................19

第四章USB控制器設(shè)計一基于MicroBlaze的SOPC........................................................................20

4.1SOPC介紹.................................................................20

4.2MicroBlaze嵌入式軟處理器..................................................25

4.3MicroBlaze的開發(fā)平臺......................................................31

4.4MicroBlaze開發(fā)過程中的關(guān)鍵文件............................................33

4.5MicroBlaze的開發(fā)過程......................................................35

4.6MicroBlaze開發(fā)小結(jié)........................................................37

第五章USB協(xié)議規(guī)范...............................................................38

5.1USB總線概述..............................................................38

5.2有關(guān)USB的幾個重要概念...................................................38

5.3USB總線傳輸方式..........................................................39

5.4USB設(shè)備的枚舉............................................................40

5.5USB設(shè)備的開發(fā)流程........................................................44

5.6PDIUSBD12器件特性.......................................................44

5.7PDIUSBD12命令匯總.......................................................46

5.8MCU固件程序編寫.........................................................48

5.9驅(qū)動和軟件開發(fā).............................................................59

5.10USB總結(jié)..................................................................60

第六章調(diào)試........................................................................61

6.1軟硬件調(diào)試.................................................................61

6.2開發(fā)心得...................................................................62

結(jié)束語...............................................................................63

參考文獻(xiàn).............................................................................64

附錄1：攻讀碩士學(xué)位期間發(fā)表的論文..................................................67

附錄2：模擬電路部分電原理圖........................................................68

附錄3：FPGA頂層設(shè)計文件.......................................................69

附錄4：MicroBlaze實現(xiàn)的USB控制器的頭文件..........................................70

附錄5：MicroBlaze實現(xiàn)的USB控制器的主程序文件......................................72

第一章緒論

1.1課題背景

當(dāng)前世界上的廣播電視領(lǐng)域處于高度壟斷的領(lǐng)域，在經(jīng)過了過去幾年的大的

并購浪潮之后，目前全世界只有兩家公司，即歐洲的THOMSON和日本的SONY可

以提供全部的視音頻處理方案，具有完整的系統(tǒng)集成能力。視音頻處理的每一個

領(lǐng)域，也通常是少數(shù)大公司之間的競爭。目前可以提供磁帶錄像機(jī)的只有SONY、

Panasonic和JVC,提供主流和中高端攝像機(jī)的是PHILIPS.Ikegami和SONY,

提供切換臺的是GVG、PHILIPS、SONY和Snell&Wilcox（前兩者同屬于THOMSON

集團(tuán)）等公司。國際廣電技術(shù)發(fā)展的一個趨向是也利用尖端IT行業(yè)的新技術(shù)。

國內(nèi)使用的上述設(shè)備我國并不掌握核心技術(shù)。比如目前我國還沒有自己生產(chǎn)

的切換臺，只有比較簡單的視頻矩陣，如NDT公司的2x1切換。這也從一個側(cè)面

反映了我國在芯片級技術(shù)方面的滯后。國內(nèi)著名廣電廠商如大洋、新奧特、索貝

（為SONY收購）所關(guān)注的的領(lǐng)域主要在非線性和字幕等技術(shù)含量等集成度相對

低的領(lǐng)域，而且多半在MATROX等公司的板卡和底層驅(qū)動的基礎(chǔ)上開發(fā)應(yīng)用軟件。

設(shè)計開發(fā)國內(nèi)自主知識產(chǎn)權(quán)的廣播電視系統(tǒng)是技術(shù)發(fā)展的必需。

國內(nèi)在應(yīng)用軟件方面的開發(fā)能力還是相當(dāng)強(qiáng)的，特別是任務(wù)針對性比較強(qiáng)的

應(yīng)用和中文相關(guān)領(lǐng)域。這是國內(nèi)廣播電視音視頻領(lǐng)域一個有希望的突破點(diǎn)，也是

本設(shè)計能夠發(fā)展到實際應(yīng)用的基礎(chǔ)。

目前還沒有將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)信號AES/EBU信號直接記錄到通用計算

機(jī)中的直接方案，但是有間接的方案，比如采用比較昂貴的專業(yè)刻盤機(jī)方案，可

以將磁帶記錄的音頻信號轉(zhuǎn)刻成CD；硬盤錄音機(jī)，可以將整場晚會所需要的音

響資料記錄下來以備使用。但是對于記錄在硬盤中的音頻，我們無法利用PC機(jī)

的強(qiáng)大功能對其中的音頻素材作加工和效果處理，而只能通過混音器（國內(nèi)稱調(diào)

音臺）和均衡、混響、和聲等效果器來完成。在后期制作成為電視臺的主要制作

方式的今天，如何減少飛速上漲的后期制作的設(shè)備投資是一個關(guān)乎生存的重要問

題。在非實時情況下，以比較便捷的設(shè)備將數(shù)據(jù)記錄到計算機(jī)中，通過計算機(jī)軟

硬件進(jìn)行加工和創(chuàng)作，可以省下昂貴的廣播級或?qū)I(yè)級設(shè)備的支出。

本設(shè)計以數(shù)字音頻信號為接收對象，將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)接口AES/EBU

信號進(jìn)行音頻解碼和USB編碼后為計算機(jī)接收。AES/EBU是目前采用的標(biāo)準(zhǔn)傳輸

接口。視頻則采用SDI（SerialDigitalInterface,）串行數(shù)字接口。SDI的傳

輸速率高達(dá)270Mbps,不僅需要高速度、大容量的FPGA,而且USB2.0或者

IEEE1394A/B編碼芯片也是必不可少的。本文以音頻信號為設(shè)計目標(biāo)，具有與視

頻完全相同的信號處理框架結(jié)構(gòu)，實現(xiàn)位同步一解碼一USB編碼發(fā)送一計算機(jī)接

收四個主要部分（由于視頻基準(zhǔn)頻率高，位同步提取可能需要用到專用的數(shù)字鎖

相環(huán)芯片，而音頻設(shè)計中這部分可以自行設(shè)計）。

1.2研究內(nèi)容

本設(shè)計的主要內(nèi)容是將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)接口AES/EBU信號進(jìn)行音頻解

碼，經(jīng)USB編碼后輸入到計算機(jī)保存。

圖1.1給出了本文設(shè)計的AES/EBU音頻流USB編碼輸出的系統(tǒng)框圖。

圖L1系統(tǒng)框圖

圖1.1的設(shè)計流程分析如下。

1）基帶接收濾波器：AES/EBU音頻流通過XLR接口（卡儂接口）輸出的數(shù)字

音頻信號是峰一峰2—7V的數(shù)字基帶信號，即電平連續(xù)的模擬信號，而FPGA芯

片則是輸入輸出信號為5V/3.5V/2.5V的數(shù)字信號。基帶接收濾波器的作用是將

數(shù)字基帶信號由連續(xù)電平還原為離散信號，并完成電平轉(zhuǎn)換的功能，以供后面的

位同步部分恢復(fù)出離散的原始數(shù)據(jù)。這部分電路的具體實現(xiàn)在第三章給出。

2）位同步恢復(fù)：為了從連續(xù)的基帶信號中取出離散的數(shù)字信息，必須要在

最佳抽樣時刻判決得到原始數(shù)據(jù)，這也是流解碼中必不可少的一步。主要工作是

2

抽樣時刻的判決。

3)AES/EBU解碼：音頻流由雙相標(biāo)識碼去變換以得到信道調(diào)制前的音頻流,

然后確定幀同步，判斷音頻數(shù)據(jù)、輔助數(shù)據(jù)和信息位。這需要對AES/EBU編碼格

式協(xié)議的準(zhǔn)確掌握。位同步和AES/EBU解碼部分的實現(xiàn)也在第三章給出。

4)有效數(shù)據(jù)檢出。盡可能降低數(shù)據(jù)率，以減輕USB編碼芯片的負(fù)荷，是進(jìn)

行有效數(shù)據(jù)檢出的主要目的。同時，可能會有對數(shù)據(jù)的處理，比如壓縮就可以在

這里進(jìn)行。為了利于后面緩沖區(qū)的讀寫和USB的編碼，16bit和20bit兩種為現(xiàn)

在所有的錄像機(jī)所采用的的音頻字長都統(tǒng)一為16比特，這是因為USB接口芯片

是8bit字長處理，而目前的主流計算機(jī)也是32bit字長處理，而且16bit已經(jīng)

可以滿足專業(yè)的要求。數(shù)據(jù)檢出的過程在上一部分中體現(xiàn)了出來。

5)USB控制器。如何將檢出的有效數(shù)據(jù)及時經(jīng)由USB接口芯片發(fā)送到PC是

USB控制器要完成的任務(wù)，具體是控制以字節(jié)為單位的有效數(shù)據(jù)依序?qū)懭險SB接

口芯片內(nèi)部自帶的緩沖區(qū)，當(dāng)寫滿緩沖區(qū)后，即通知USB接口芯片將數(shù)據(jù)編碼發(fā)

送往PC,同時準(zhǔn)備往緩沖區(qū)寫入下一幀音頻數(shù)據(jù)。USB協(xié)議在第五章中做了相對

詳細(xì)的介紹。USB控制器是通過Xilinx的基于FPGA的軟處理器內(nèi)核MicroBlaze

實現(xiàn)的，在第四章中詳細(xì)介紹了MicroBlaze的概念和使用。

6)計算機(jī)接收。計算機(jī)通過USB總線得到音頻數(shù)據(jù)后，按照WAVE格式保

存在硬盤上，這需要編寫一個數(shù)據(jù)接收和編碼存儲程序。當(dāng)數(shù)據(jù)保存下來后，就

可以靈活利用各種程序來進(jìn)行視音頻處理。

本文未涉及USB接口芯片的編碼過程，只是根據(jù)協(xié)議編寫出USB的固件程序

和驅(qū)動程序，啟動USB接口芯片工作，并控制USB芯片芯片按照需要完成數(shù)據(jù)轉(zhuǎn)

發(fā)。

本文完成了整個設(shè)計過程，包括完成解碼程序、USB接口芯片的固件程序的

軟件設(shè)計和調(diào)試，并做了硬件調(diào)試。具體的調(diào)試情況在第六章的結(jié)束語討論。

1.3課題意義

本課題是數(shù)字視音頻標(biāo)準(zhǔn)傳輸信號進(jìn)行計算機(jī)接收的復(fù)雜的整體解決方案中

的一部分工作。本方案在2003年七月份提出，之后不久，松下首創(chuàng)性地推出了

帶有IEEE1394A接口的攝像機(jī)，即使如此，本設(shè)計依然有自己的獨(dú)特之處，就

3

在于它的視頻輸入接口是SDI信號，這就可以將數(shù)字視頻信號從包括錄像機(jī)在內(nèi)

的攝像機(jī)、切換臺、視頻分配器等任意一個中間設(shè)備的輸出端口轉(zhuǎn)移到計算機(jī)中，

而且提供了利用計算機(jī)實時或半實時進(jìn)行視頻的數(shù)字圖像處理以及其它特殊視

頻處理的可能性。同樣，在音頻領(lǐng)域，基于AES/EBU信號進(jìn)行計算機(jī)采集也提供

了最大的兼容性和廣泛應(yīng)用的可能性。至今，仍未見到國際和國內(nèi)上有獨(dú)立使用

的計算機(jī)采集接口的報道。

課題的另一個意義在于使用基于Xilinx公司嵌入MicroBlaze軟處理器內(nèi)核

的Spartan-II系列FPGA芯片，完成數(shù)字鎖相環(huán)、音頻解碼和USB接口芯片的

控制，實現(xiàn)SOPC單芯片設(shè)計。SOPC是較新的嵌入式設(shè)計方案，到目前為止，基

于MicroBlaze的SOPC設(shè)計在國內(nèi)仍然處于起步的階段。

4

第二章AES/EBU數(shù)字音頻信號協(xié)議

在廣播電視領(lǐng)域，AES/EBU是數(shù)字音頻信號傳輸?shù)臉?biāo)準(zhǔn)。要對AES/EBU信號

解碼，對協(xié)議的了解是必需的。下面就較為詳細(xì)地介紹一下AES/EBU信號的協(xié)議

內(nèi)容。

AES/EBU是音頻傳輸?shù)臉?biāo)準(zhǔn)，和AES3非常相似，但是AES/EBU標(biāo)準(zhǔn)強(qiáng)調(diào)了無

論是在發(fā)送還是接收端都必須進(jìn)行耦合變換，以獲得較好的共模抑制且避免信號

的大地回路，而AES3對這一點(diǎn)沒有作強(qiáng)制要求川。AES/EBU信號的峰峰值在2—

7V之間，110Q電纜阻抗，XLR接頭，-根音頻信號傳輸兩路數(shù)字音頻，無電纜

均衡時傳輸距離為100m⑵。也有采用75Q同軸電纜加BNC插座的方式，如SONY

的DNW-A75（SX）錄像機(jī)就提供了這種接口，此時信號的峰峰值為IV,這可以傳輸

長達(dá)1km的距離。需要指出的是，實際測量演播室錄像機(jī)得到的AES/EBU信號為

峰峰值7V的雙極性非歸零碼。

AES/EBU采用的是雙相標(biāo)識碼，這個區(qū)別于以太網(wǎng)使用的數(shù)字雙相碼。雙相

標(biāo)識碼是在每一位信息進(jìn)行調(diào)制時，起始電平首先發(fā)生跳變；遇1用一個周期的

方波表示，遇0則在電平跳變后在整個周期內(nèi)保持不變⑶。

下面詳細(xì)說明AES/EBU格式的編碼規(guī)則。AES/EBU中傳輸?shù)囊纛l信號是由模

擬信號均勻量化（區(qū)別于PCM）并經(jīng)過數(shù)字濾波得到的，不同于SDI和SDTI信

號的lObit字長，AES/EBU中音頻信號的最大量化字長為24bit,建議抽樣頻率

為48Khz,在進(jìn)行結(jié)構(gòu)說明時使用字節(jié)（Byte）而不是字（word）。AES/EBU信號

的基本數(shù)據(jù)包是幀（不同于視頻信號中幀的概念），每192幀組成一個塊，每250

個塊組成1秒的音頻信號。因此每秒有48K的幀，等同于抽樣頻率。每幀包括了

5

X、Y和Z都是子幀頭的表示符號，相當(dāng)于同步信息。每幀的第一個子幀的

頭用X表示，第二個用Y表示，但是第0幀的第一個子幀頭要用Z表示，以表

示一個塊的開始。

表2.1AES/EBU的幀同步的定義

X11100010或00011101通道A

Y11100100或00011011通道B

Z11101000或00010111第0幀的通道A

(這里每個符號為半個時鐘信號，表示的是雙相碼。)

雖然AES/EBU接口提供了24bit量化，但實際上目前的已出的高端錄像機(jī)，

像DI、D2、D3、D5和DigitalBetacam都是20bit量化，其它中低端錄像機(jī)則

是16bit量化，因此頭4個比特一般用不到，可以用來傳輸一些輔助數(shù)據(jù)，像

語音信息。

V：Validity,有效位，0表示音頻采樣有效；

U：UserData,用戶數(shù)據(jù)位，傳送用戶自己定義的數(shù)據(jù)。

C：ChannelStatus,通道狀態(tài)位。由第0幀第一個子幀開始的連續(xù)192個

子幀的192個比特聯(lián)合構(gòu)成了24字節(jié)的通道狀態(tài)塊。

P：Parity,奇偶校驗位。

由于每個塊的參數(shù)都在通道狀態(tài)塊中得到了定義，出于解碼的考慮，這里詳

細(xì)說明通道狀態(tài)塊的定義。主要字節(jié)的定義說明見表2.2。

另外還有一些字節(jié)的具體定義：

字節(jié)6—9：7bit的ASCH碼數(shù)據(jù)和奇校驗位。字節(jié)6表示第一個字符。

字節(jié)10-13：7bit的ASCH碼數(shù)據(jù)和奇校驗位。字節(jié)10表示第一個字符。

字節(jié)14—17：本地采樣地址碼，具體值為當(dāng)前塊的第一個采樣的地址。

字節(jié)18—21：日期的采樣地址碼，具體值為當(dāng)前塊的第一個采樣的地址。

字節(jié)23：CRC校驗。對輔助數(shù)據(jù)塊0到22字節(jié)的字節(jié)進(jìn)行校驗。

G(x)=x*+x4+x3+x2+1

6

表2.2AES/EBU的通道狀態(tài)塊定義

BYTEO010用于單一配音，最大字長20bit

Bit0PRO011用戶定義

0民用Bit345源信號字長（最大字長已定義）

1專業(yè)最大字長24bit20bit

Bit1音頻000缺省缺省

0音頻數(shù)據(jù)00123bit19bit

1非音頻數(shù)據(jù)01022bit18bit

Bit234預(yù)加重01120bit16bit

000不加重。可手動設(shè)置10124bit20bit

100無加重

11050/15口s加重BYTE4

111CCITTJ.17方式加重Bit01數(shù)字音頻基準(zhǔn)信號

Bit5時鐘鎖定00無基準(zhǔn)信號

0鎖定011級

1不鎖定102級

Bit67采樣頻率

0048KHz,可自動或手動設(shè)置

0148KHzBYTE22

1044.1KHzBit4通道狀態(tài)字節(jié)0-5

1132KHz0可靠

0不可靠

BYTE1Bit5通道狀態(tài)字節(jié)6-13

BitO123音頻通道0可靠

0000兩個通道?？墒謩釉O(shè)置0不可靠

0001固定為雙聲道Bit6通道狀態(tài)字節(jié)14-17

0010固定為單聲道0可靠

0011主（A通道）/次0不可靠

0100立體聲A左ZB右Bit7通道狀態(tài)字節(jié)18-21

1111保留0可靠

Bit4567用戶位管理0不可靠

0000無用戶信息

0001192bit用戶塊

0010保留

0011用戶定義

BYTE2

Bit012輔助位使用

000不使用。最大字長20bit

001用于音頻信號，最大字長24bit

7

第三章音頻譯碼的設(shè)計

3.1模擬電路部分

AES/EUB接口的傳輸方式是基帶傳輸，即是將數(shù)字基帶信號直接在有線信

道中傳輸。與基帶傳輸相對應(yīng)的是載波傳輸，數(shù)字基帶信號經(jīng)載波調(diào)制后通過無

線或者有線傳輸⑸。原始的A/D轉(zhuǎn)換后得到的音頻數(shù)據(jù)加入了一些協(xié)議代碼后打

包成音頻數(shù)據(jù)幀結(jié)構(gòu)，數(shù)據(jù)仍然是離散的0、1碼字，這樣的信號自然要轉(zhuǎn)換成

連續(xù)的相異的電平信號進(jìn)行傳輸，這可以通過發(fā)送成形濾波器來實現(xiàn)。一個完整

的數(shù)字基帶傳輸系統(tǒng)的組成如圖3.1⑹。

圖3.1數(shù)字基帶傳輸系統(tǒng)組成框圖

脈沖形成器也稱為碼型變換器，作用是將原始二進(jìn)制序列脈沖的碼元寬度和

碼元速率變換為適合于信道傳輸?shù)母鞣N碼型，如將單極性碼變換為雙極性歸零

碼。AES/EBU數(shù)字音頻接口標(biāo)準(zhǔn)使用雙相標(biāo)識碼(Biphasemark)的通道編碼以

調(diào)制串行數(shù)據(jù)，使之消除了直流成分，帶有豐富的時鐘信息，有利于接收端的鎖

相和位同步恢復(fù)。當(dāng)然這樣處理的代價是基帶帶寬增加了一倍，使數(shù)據(jù)碼率從原

有的3。72Mbps增力口至IJ了6.144Mbps,不過相對于所采用的傳輸介質(zhì)和接口端子

標(biāo)準(zhǔn)，這個頻率仍然是可以接受的。

發(fā)送濾波器的作用是對脈沖形成器送來的占用頻帶比較寬、高頻成分比較豐

富的矩陣脈沖為基礎(chǔ)的各種碼型信號進(jìn)行濾波，將其變換為比較平滑的波形，從

而可以適應(yīng)信道傳輸?shù)囊蟆嶋H信道總是頻道受限的，直接發(fā)送矩陣脈沖必然

會在接收端由于傳輸產(chǎn)生比較大的波形失真，繼而引起無規(guī)律的碼間串?dāng)_問題，

這種問題應(yīng)該是要竭力避免的。奈奎斯特第一準(zhǔn)則給出了避免碼間串?dāng)_的方法，

而升余弦滾降信號是滿足這一準(zhǔn)則的最常用的限帶信號。

由基帶傳輸?shù)目驁D可以看出，接收端和發(fā)送端是相對應(yīng)的，不過由于信道傳

輸不可避免的要引入噪聲，接收濾波器要增加一個低通濾波以濾除大量的帶外噪

聲。接收濾波器同時要完成基帶信號的整形，使后續(xù)電路得以工作。在長距離傳

8

輸?shù)臅r候，電纜均衡也是在接收濾波器中完成的。這部分電路全部是模擬電路,

也是這一章前一部分所要解決的問題。

接收端的定時脈沖一般而言由同步提取電路給出，它是一個周期與發(fā)送脈沖

序列定時脈沖相同的窄脈沖序列，由外部時鐘鎖相于濾波后的基帶信號，應(yīng)該對

準(zhǔn)濾波后波形出現(xiàn)最大值的時刻，在這個時刻判決輸入電平是高還是低，從而恢

復(fù)出經(jīng)脈沖形成器產(chǎn)生的變換后的碼元信號。在這個設(shè)計中，由于整個評估版上

只有一個50MHz的時鐘信號，即便進(jìn)行8分頻得到6.25MHz也和6.144MHz有

一定出入，無法實現(xiàn)精確鎖相，因此沒有采用通過鎖相環(huán)電路與輸入數(shù)據(jù)流時鐘

同步的辦法，而主要靠FPGA音頻解碼部分的時鐘判決程序采用不斷校正的特殊

辦法來得到正確的碼元。由于是8倍時鐘采樣，這種不作同步直接采樣的設(shè)計是

可靠的，造成錯誤判決的主要原因是噪聲和由于傳輸特性不好引起的碼間串?dāng)_。

理想的主時鐘頻率是6.144*8=49.152MHz,這個晶振頻率在中高檔聲卡上是很常

見的。

碼元再生與脈沖形成器相對應(yīng)，將判決得到的離散碼元進(jìn)行雙相標(biāo)識碼去變

換，得到原始的離散數(shù)據(jù)。抽樣判決和碼元再生由FPGA音頻解碼部分完成，用

硬件描述語言VHDL編寫數(shù)字邏輯。這部分程序思想將在下一章詳細(xì)介紹。

前面已經(jīng)講到，模擬電路部分的任務(wù)是實現(xiàn)接收濾波器，即完成濾波和整形

的任務(wù)。具體的實現(xiàn)要比這個復(fù)雜?？紤]到信道輸入信號為峰一峰值2~7V（典

型值為-3.5V~3.5V）,進(jìn)入FPGA的數(shù)字信號電平為0V和3.3V,模擬部分各部

分的設(shè)計如下。

1）變壓器耦合

按照AES/EBU的接口標(biāo)準(zhǔn)，在輸入輸出端應(yīng)該加有變壓器耦合電路，形式

如圖3.1o

圖3.1輸入輸出端變壓器耦合

這樣可以獲得較好的共模擬制而且避免了信號的大地回路。在短距離傳輸

9

時，這部分電路并不是必需的，因為不同的基準(zhǔn)電平的差異幾乎是不存在的。但

是在遠(yuǎn)距離傳輸時.，這種處理有效地提高了設(shè)備的安全性。

2）低通濾波

低通濾波器的設(shè)計有兩個重要指標(biāo)：通帶增益和通帶截止頻率。通帶增益是

指濾波器的通帶內(nèi)放大倍數(shù)，理想的情況為1,并且通帶內(nèi)盡量平坦。通帶截止

頻率是設(shè)計中第一個要考慮的因素。實際上還有另一個因素要考慮，即過渡帶的

衰減速度，越接近理想的情況越好?；诖?，這里采用二階有源低通濾波器口”。

二階有源低通濾波電路是在一階的基礎(chǔ)上增加了一節(jié)RC低通濾波環(huán)節(jié)，這

可以使輸出電壓在高頻段以更快的速度下降，從而改善了濾波效果。二階有源低

通濾波器的電路和幅頻特性如圖3.2所示。

圖3.2二階有源低通濾波器

當(dāng)f=0時，各電容器可視為開路，通帶內(nèi)的增益為&p=i+k

簡單計算有：

11

——//(R+——)

sC]sC2

八卜）=匕（S）

11

R+[——//(R+——)]

sC】sC2

通常有C1=C2=C,聯(lián)立求解以上三式，可以得到濾波器的傳遞函數(shù)。

八3A、，

A《）=

匕(s)1+3sCR+(sCR)2

A

將S換成jU),令CWo=2兀/o=1/RC，可得4,=----------------------

1-(―)2+j3—

f0f0

10

當(dāng)f=fp時，上式分母的模一（乙）？+j3&=后解得截止頻率

f0fo

與理想的二階波特圖相比，在超過fo以后，幅頻特性以-40dB/dec的速率下

降，比…階的下降快。從仿真看，二階低通濾波在4倍截止頻率時幅度可以下降

到0.1,而一階低通濾波則需要10倍截止頻率幅度才能下降到0.1。

使用運(yùn)放實現(xiàn)低通濾波一般會得到比較好的效果，通帶平坦而且衰減速度調(diào)

整容易。但是使用運(yùn)放電路會有比較大的相位延時。隨著階數(shù)的增加，運(yùn)放濾波

效果會越來越好，延時也會越來越大。加之運(yùn)放電路常常需要+/-15V左右的電

源供應(yīng)，對于實時性要求嚴(yán)格或者不滿足供電需求的場合，運(yùn)放電路的使用就受

到了限制。

本設(shè)計對延時的要求不高，因此可以采用運(yùn)放實現(xiàn)二階有源低通濾波電路。

考慮到基帶信號的輕微的波形失真對于最后恢復(fù)出離散數(shù)字信號的影響不大，采

用無嫄RC濾波也是可以考慮的。

3）比較器

比較器是用來比較兩個電壓大小，并將任意形狀和幅度的波形整形為幅度…

定的矩形波的電路，工作機(jī)理十分簡單，但它是從模擬電路向數(shù)字電路轉(zhuǎn)換的關(guān)

鍵部分。而且比較器的使用可以使得對AES/EBU基帶信號的輸入電平峰一峰值

不再敏感。數(shù)字音頻基帶信號經(jīng)低通濾波后變得比較平滑，但形狀上仍然是正弦

波，需要經(jīng)由比較器變換為全占空比的矩形波信號。比較器可以用運(yùn)放實現(xiàn)。

比較器的電路很簡單，運(yùn)放同相端接地，信號通過電阻接入運(yùn)放反向端即構(gòu)

成了一個最簡單的零交叉檢測器但是這樣的電路只適用于比較理想的電路。

一個比較好的改進(jìn)是使用負(fù)反饋抑制振幅方式。圖3.3給出了電路原理圖。

圖中使用了3V的齊納二極管，當(dāng)輸出電壓超過了3.3V時，齊納二極管導(dǎo)通，

加上二極管導(dǎo)通壓降0.3V構(gòu)成負(fù)反饋，從而控制輸出在3.3V附近。實際中，由

于運(yùn)算放大器的差模輸入電壓增益非常大，通常工作在飽和狀態(tài)，在正向工作的

時候，齊納二極管基本上總是反向?qū)ǖ摹｝R納二極管選用PHILIPS公司的

BZX284-B3V0o一般的齊納二極管等效于十幾pF到幾十pF的靜電電容，形成

11

了積分作用，使得反應(yīng)變得緩慢，圖3.3中的R2和DI、D2解決了這個問題。

在低電平輸入狀態(tài)下，齊納二極管關(guān)閉，漏電流流經(jīng)R2被旁路，使得齊納二極

管不再積蓄電荷，避免了反應(yīng)遲緩的現(xiàn)象。在高電平輸入狀態(tài)下，如果齊納二極

管導(dǎo)通，則D1或D2導(dǎo)通，完成了限幅功能。另外，比較器經(jīng)常有過大的輸入,

此時D1或D2也會導(dǎo)通以保護(hù)運(yùn)放。D3的作用是使反向電壓限制在-0.3V以內(nèi)。

圖3.3負(fù)反饋抑制振幅比較器的運(yùn)放實現(xiàn)電路

運(yùn)放的基本的要求是開環(huán)增益，也即差模輸入電壓增益.，指輸出電壓與輸入

端差模電壓之比。比較器的同相輸入端是信號，反相輸入端是比較點(diǎn)。理想運(yùn)放

的開環(huán)增益趨于8,實際的運(yùn)放開環(huán)增益會是一個非常大的數(shù)值，不過由于齊納

二極管的存在等效于在輸入端和輸出端增加了一個數(shù)pf的電容，使增益下降不

少，但在這里并不會產(chǎn)生影響。實際上開環(huán)增益的下降對于系統(tǒng)穩(wěn)定是有好處的，

因為在比較器不需要那么大的增益，100mV的起始門限電平已經(jīng)足夠，過高的

靈敏度反而容易在交叉點(diǎn)附近產(chǎn)生振蕩。此處的門限電平等于輸出3.3V與開環(huán)

增益之比。從這里可以看出，對于比較器而言，低通濾波器是絕對必要的，否則

會在過零檢測點(diǎn)附近產(chǎn)生大量的隨機(jī)脈沖。

相對專用IC,使用運(yùn)放實現(xiàn)比較器的優(yōu)點(diǎn)是不容易產(chǎn)生振蕩，而且輸入電壓

范圍寬，但是缺點(diǎn)也很突出，表現(xiàn)在：

?輸出接口無法多路扇出，要增加一級輸出驅(qū)動；

?受運(yùn)放的影響帶寬不易提高；

?受溫度變化明顯，輸出振幅不穩(wěn)定；

?實際使用的齊納二極管在6V以下的小信號時穩(wěn)壓效果不夠理想，會受

12

到輸入電流變化的影響。

在比較器后面增加一級非門，有以下考慮。

?比較器輸出可能在零交叉點(diǎn)附近有較多毛刺，從而影響數(shù)字邏輯的判斷。

非門可以消除這種毛刺；

?增加了前一級的驅(qū)動能力；

?將經(jīng)由比較器得到的整形信號作進(jìn)一步整形，使輸出電平穩(wěn)定；

?避免了運(yùn)放直接接入FPGA,起到了保護(hù)FPGA的作用；

?必要的時候可以實現(xiàn)電平變換。

晶體管電路即可以實現(xiàn)非門，但是比較好的選擇還是使用集成芯片，采用兩

級非門電路。這里選擇仙童公司的DM74LS04""，電源電壓為+5V,輸入范圍

0-5V,輸出高電平3.3V,可以同時完成電平轉(zhuǎn)換和非門的功能，比較理想。由

于DM74LS04的電平輸入范圍比較大，前一級的比較器中的齊納二極管可以在

3.0V~5.1V之間選擇。

4）運(yùn)放的供電

運(yùn)放供電的實現(xiàn)是將+5V直流電源升壓到+15V,然后反極性變換為-15V,

從而得到運(yùn)放所需的+/-15V電源。

表3.1用到的芯片的清單

型號廠家作用

山，DC-DC變換器，使+5V電源轉(zhuǎn)換為

MAX773[I4]MAXIM

+15V

ICL7662[15]MAXIM電平反轉(zhuǎn)，使+15V電源轉(zhuǎn)換為-15V

1N5817|17]FAIRCHILD肖特基二極管作理想開關(guān)

Si9410DY|l8]TEMICN溝道增強(qiáng)MOS場效應(yīng)管

以上方案采用運(yùn)放實現(xiàn)二階有源低通濾波器和負(fù)反饋零交叉比較器，電路性

能的好壞和運(yùn)放關(guān)系密切。考慮到AES/EBU數(shù)字音頻基帶信號的帶寬為6MHz,

需要選用高速運(yùn)放；另外，由于低通濾波器和比較器電路各需要一個運(yùn)放，綜合

考慮，選用TI公司的高速低噪聲運(yùn)放芯片NE5532】⑹，其典型帶寬為10MHz,

集成雙運(yùn)放，差模輸入放大倍數(shù)在2200倍到100000倍之間，能較好地符合設(shè)計

要求。這部分模擬電路的完整原理圖由附錄2給出。

13

實際上可以避免使用運(yùn)放，即米用RC無源濾波實現(xiàn)，比較器米用專用比較

器高速芯片MAXIM公司的MAX999n3］，并在其前面加入單向整流肖特基二極

管，這種情況下不需要額外的供電電路，電路穩(wěn)定性可以提高不少，而且電路簡

化很多，但是考慮到無源濾波的效果要差一些，加之比較器的門限電平要高于

0V,總體上效果要差于第一種方案。不過這種差距并不大，在后面可以看到，

由于抽樣判決的時鐘周期大概是8倍于數(shù)字音頻基帶信號，門限附近即使發(fā)生小

幅振蕩，時間也是很短的，只占據(jù)抽樣時鐘的很窄的范圍，加上與門電路基本消

除了這種毛刺的存在，并不影響到抽樣時刻的判決。影響判決的主要原因在于肖

特基二極管的正相壓降使得比較器的門限電平提高，這需要通過程序中校正抽樣

時刻來修正。圖3.4給出了這種方案的原理圖。

Qo

o1

o2OUT

O3

4

5

MAX999

圖3.4方案二電路實現(xiàn)

3.2AES/EBU譯碼的FPGA數(shù)字邏輯部分

3.2.1FPGA設(shè)計流程

數(shù)字邏輯設(shè)計采用現(xiàn)場可編程邏輯陣列FPGA(FieldProgrammableGate

Array),它和CPLD雖然結(jié)構(gòu)不同，性能也有較大差異，但是可以實現(xiàn)相同的邏

輯，設(shè)計方法也是完全相同，兩者統(tǒng)稱為可編程邏輯器件。可編程邏輯器件設(shè)計

的一般流程如圖3.5所示⑵對于所有的FPGA開發(fā)系統(tǒng)如Xilinx公司的ISE⑶

和Altera公司的QUARTUS1產(chǎn)旬等，設(shè)計流程基本是一致的。

14

圖3.5FPGA設(shè)計流程

1）設(shè)計輸入

完成由系統(tǒng)到網(wǎng)絡(luò)表的轉(zhuǎn)換，使開發(fā)系統(tǒng)能夠理解設(shè)計者的設(shè)計目標(biāo)。

完成設(shè)計輸入的工具包括原理圖編輯器、文本工具或兩者的混合。設(shè)計工作

包括器件選型、元器件建庫、原理圖或狀態(tài)機(jī)設(shè)計、VHDL設(shè)計等。本設(shè)計

同時采用了VHDL語言設(shè)計⑵”、原理圖和IP庫的方法。

2）功能仿真

功能仿真也叫預(yù)仿真或邏輯仿真，其目的是在用器件實現(xiàn)之前判斷邏輯

是否正確。由于沒有用到實現(xiàn)設(shè)計的時序信息，所以此時的仿真不考慮延時。

它可以在設(shè)計初期糾正設(shè)計中的錯誤，這是十分重要的一步。一般來說，除

了最頂層的原理圖要進(jìn)行功能仿真以外，每一層原理圖、每一個用戶自生成

模塊都要進(jìn)行功能仿真，及時發(fā)現(xiàn)錯誤。

3）設(shè)計綜合

功能仿真通過后，就可以開始進(jìn)行設(shè)計綜合。綜合過程是把設(shè)計實現(xiàn)到

芯片中的過程，把設(shè)計分割、映射、布局到器件的各個功能塊。整個過程為:

網(wǎng)表轉(zhuǎn)換一映射一布局布線一產(chǎn)生時序數(shù)據(jù)一產(chǎn)生配置文件。綜合完成后將

15

產(chǎn)生的報告文件里記錄的內(nèi)容包括：片內(nèi)資源利用率、輸入/輸出引腳分布情

況以及引腳到引腳間的延時、系統(tǒng)最大延時與最小延時和系統(tǒng)最大工作頻率

及最小工作頻率等重要信息，供優(yōu)化設(shè)計參考。

4）時序仿真

時序仿真檢驗裝載在指定器件的設(shè)計在最壞條件下按所需速度工作的情

況，它是在對設(shè)計進(jìn)行映射、布局、布線之后進(jìn)行的，這時所有設(shè)計中的延

時都是已知的。如果仿真結(jié)果顯示由于延時影響而造成邏輯錯誤，就需要在

設(shè)計輸入時對關(guān)鍵電路進(jìn)行設(shè)計約束?？芍苯釉谠O(shè)計輸入中修改受影響的路

徑或利用設(shè)計約束文件加以限制，最終消除延時對電路的影響。

5）系統(tǒng)驗證

一般功能仿真和時序仿真稱為設(shè)計驗證，而系統(tǒng)驗證則是將FPGA配置信

息加載到FPGA內(nèi)部后，通過外部觀測設(shè)備（如邏輯分析儀、數(shù)字示波器、

DSP程序等）來驗證FPGA實現(xiàn)的功能。通過系統(tǒng)驗證后，可認(rèn)為基于FPGA

的系統(tǒng)設(shè)計任務(wù)基本完成。

3.2.2音頻譯碼電路的FPGA程序設(shè)計

前面已經(jīng)講到，音頻解碼數(shù)字部分要實現(xiàn)的功能是AES/EBU解碼和有效數(shù)據(jù)

檢出，即數(shù)字基帶信號經(jīng)過模擬電路的低通濾波、比較器整形電路生成矩形波信

號后進(jìn)入FPGA,首先恢復(fù)出0、1離散信號，然后通過雙相標(biāo)識碼去變換得到信

道調(diào)制前的音頻流，最后確定幀同步，判斷音頻數(shù)據(jù)、輔助數(shù)據(jù)和信息位。這部

分的功能在FPGA中實現(xiàn)，圖3.6為分模塊后的情況。

圖3.6AES/EBU解碼FPGA設(shè)計框圖

在理解AES/EBU數(shù)字音頻接口協(xié)議的基礎(chǔ)上，使用VHDL語言寫出可用的

16

音頻解碼程序并不是一件困難的事情。但是為了比較完美地實現(xiàn)設(shè)計目的，就需

要充分利用數(shù)字邏輯設(shè)計技巧。這里分模塊討論各部分的程序思路。

1）抽樣判決

抽樣判決部分要從修整基帶波形中抽樣得到得到離散的數(shù)字信號。一個基帶

信號和抽樣時鐘信號的相對示意圖如圖3.7所示。

基帶輸

時鐘

判決輸出|

判決時鐘巧可||[

圖3.7抽樣判決輸入輸出示意圖

程序的內(nèi)部計數(shù)器在基帶信號發(fā)生高低電平跳變時會進(jìn)行異步復(fù)位，同時在

計數(shù)到第8個時鐘周期時也會同步復(fù)位，這主要是考慮到連0連1的情況。由于

時鐘頻率并不準(zhǔn)確地8倍于基帶信號（大致是8.13倍），大概20個連0或者連1

也并不影響準(zhǔn)確判決，但是考慮到實際中不可避免會出現(xiàn)抖動的情況，允許的連

0或連1的個數(shù)要比這個少。作為一個基本標(biāo)準(zhǔn)，抖動不應(yīng)該超過時鐘周期的

20%。另一個影響抽樣判決時刻的因素是時鐘高脈沖起始時刻和基帶信號矩形波

電平跳變時刻的相位差，最壞情況下會相差一個抽樣時鐘周期，考慮到AES/EBU

數(shù)字音頻基帶信號采用的是雙相標(biāo)識碼作為信源編碼，連0或連1不會超過兩個，

這種設(shè)計是完全可靠的。

判決時鐘的輸出是為了給出一個處理基準(zhǔn)時鐘，使得后續(xù)處理電路全部工作

在這個時鐘信號上，從而和判決得到的音頻時鐘同步。采用低電平也是考慮到

MCU的中斷輸入的特點(diǎn)。

2）移位寄存器

考慮到寄存器觸發(fā)時刻數(shù)據(jù)的穩(wěn)定性，移位寄存器采用鎖存和延時一個時鐘

周期的設(shè)計。為了保證移位寄存器讀取數(shù)據(jù)時刻數(shù)據(jù)是穩(wěn)定的，移位寄存器是在

上升沿讀入判決器輸出數(shù)據(jù)，下降沿時刻將判決器輸出數(shù)據(jù)輸出到移位寄存器輸

出。這種做法的另一個好處在于，避免了由于采用了鎖存器電路而可能帶來的數(shù)

17

據(jù)讀取時刻的競爭與冒險的現(xiàn)象。

移位寄存器部分采用多個8位移位寄存器串聯(lián)工作的設(shè)計，除了最后個要

輸出8位數(shù)據(jù)用于同步頭檢測處理外，其余的8位移位寄存器只需要移位輸出1

位數(shù)據(jù)給下一個移位寄存器。移位寄存器要完成的另一個功能是去雙相標(biāo)識碼變

換。這可以通過相鄰兩位的一個異或邏輯實現(xiàn)。移位寄存器的時鐘信號來自于判

決器時鐘輸出。

3）同步頭檢測

最后一個8位移位寄存器輸出數(shù)據(jù)到同步檢測模塊，同步檢測模塊根據(jù)

AES/EBU數(shù)字音頻接口協(xié)議檢測出每個子幀、幀和塊的同步頭。由于基帶信號

是雙相標(biāo)識碼編碼，必須要通過檢測出同步頭才可以判斷出之前的正確的數(shù)據(jù)流

信息，將相鄰而且正確組合的2bit數(shù)據(jù)去雙相標(biāo)識碼變換，從而恢復(fù)出進(jìn)入脈沖

形成器的數(shù)字離散信號。

考慮AES/EBU數(shù)字音頻接口協(xié)議的傳輸情況，誤碼率不會高于10弋因而

漏同步的概率可以忽略；為了避免假同步，在程序中做了同步間隔的判斷，當(dāng)檢

測出的兩個相鄰的同步間隔低于正常的同步間隔時，將認(rèn)為第二個檢測到的同步

是假同步?？紤]到計算機(jī)處理復(fù)雜問題要容易的多而且非常靈活，這里沒有對檢

測到的有效數(shù)據(jù)作塊結(jié)構(gòu)的分析。

3.2.3音頻譯碼的FPGA設(shè)計總結(jié)

在QUARTUS環(huán)境下實現(xiàn)的頂層設(shè)計如圖3.8所示。

圖3.8QUARTUS下的頂層設(shè)計文件

18

由于是分模塊實現(xiàn)的，要將模塊連接起來，還需要建立頂層文件，而且頂層

設(shè)計文件還包括了軟處理器MicroBlaze在內(nèi)。頂層設(shè)計文件是用原理圖的方式

連接的，具體連接由附錄3給出（此處的64位移位寄存器是由三種不同的移位

寄存器組合實現(xiàn)的）。

從頂層文件原理圖可以看出，設(shè)計中采用了移位寄存器。由于實際程序的移

位寄存器是由鎖存器實現(xiàn)的，而鎖存器占用了較多的硬件邏輯資源，因而在數(shù)字

邏輯設(shè)計中常常不被提倡。在本設(shè)計中，64位的移位寄存器占用了大約80個

FPGA邏輯單元，3%的系統(tǒng)資源。但是不使用鎖存器的話，就需要在確定了音

頻幀同步起始后，通過計數(shù)將后續(xù)的有效數(shù)據(jù)一位一位地轉(zhuǎn)移到MCU中，這無

疑占用了大量的MCU時間，因而是不現(xiàn)實的。使用鎖存器就可以在一個機(jī)器周

期內(nèi)把全部的16位有效數(shù)據(jù)轉(zhuǎn)移到MCU中。而且使用鎖存器能夠保證數(shù)據(jù)接

收的穩(wěn)定性，避免沿跳變時刻數(shù)據(jù)也處于跳變的情況。

19

第四章USB控制器設(shè)計一基于MicroBIaze的SOPC

4.1SOPC介紹

整個設(shè)計是采用目前最新的嵌入式設(shè)計方案一可編程片上系統(tǒng)(Systemon

ProgrammableChip,SOPC)實現(xiàn)。設(shè)計基于已有的評估板一數(shù)字刀劍系列之火龍

刀(DigitalSword-HL-SPII),這是長沙鉞元素科技發(fā)展有限公司開發(fā)的Xilinx

SpartanII系列FPGA評估工具【25】，目前有基本版、增強(qiáng)版和豪華版三種型號，

主要面向FPGA的中級、高級使用者。本設(shè)計采用的豪華版具有豐富的外設(shè)接口，

非常適合于各種IPCore的設(shè)計驗證。開發(fā)者可利用VHDL語言、Verilog語言、

原理圖或方程式，結(jié)合Xilinx集成開發(fā)環(huán)境Foundation或免費(fèi)軟件WebPack,

進(jìn)行編輯、綜合、仿真和布局布線，通過DigitalSword-HL-SPH加載配置并進(jìn)

行設(shè)計驗證。它可以滿足絕大多數(shù)組合邏輯電路、時序邏輯電路設(shè)計需求；可以

與PC機(jī)的串口連接實現(xiàn)與PC機(jī)的通信；可以直接將實驗圖像顯示在V