一種多通道乘法器ip核設計

大乘方法是多媒體數(shù)據(jù)處理的重要組成部分。國家特殊集成電路系統(tǒng)研究中心在研究項目中設立了一個嵌入式處理器芯片，用于多媒體數(shù)據(jù)處理。自動生成的大乘佛法是用來處理多媒體數(shù)據(jù)的。大乘法器的速度直接影響多級數(shù)據(jù)處理模塊的速度。為了進一步提高乘法器的速度,增強MMA的性能,我們設計了一個基于2bitbooth算法支持32×32無符號和有符號乘法器。1資金編碼算法我們假設32位二進制被乘數(shù)、乘數(shù)分別表示為X={x31x30x29…x0}、Y={y31y30y29…y0}。若是無符號乘法,我們分別增加一位符號位x32=0、y32=0;若是有符號乘法,我們分別擴展符號位x32=x31、y32=y31。這樣,32bit被乘數(shù)、乘數(shù)變成統(tǒng)一的采用33bit補碼表示的二進制數(shù),分別表示為:X={x32x31x30x29…x0}=-x32×232+x31×231+x30×230+x29×229+…+x0×20Y={y32y31y30y29…y0}=-y32×232+y31×231+y30×230+y29×229+…+y0×20這樣32bit被乘數(shù)、乘數(shù)通過符號位擴展,將有符號和無符號乘法統(tǒng)一為有符號乘法(在實際電路中只需一個選擇電路就可以完成符號擴展),下面我們采用基于2bitbooth算法:X×Y=X×+14∑i=0(-2y2i+3+y2i+2+y2i+1)22i+2+∑i=014(?2y2i+3+y2i+2+y2i+1)22i+2+(-2y1+y0+0)×20采用上述基于2bitbooth算法,Booth編碼乘積項一共有17個,若采用下式2bitbooth算法的乘法,比原來傳統(tǒng)的booth算法少了一次Booth編碼乘積項,雖然它增加-X×y0選項,但是并不會增加乘法的計算周期,而且少一次Booth編碼:X×Y=X×[15∑i=0(-2y2i+2+y2i+1+y2i)22i+1-y0]乘數(shù)通過表1的2bitbooth算法的編碼法則重新編碼。對于33×33bit有符號數(shù)乘法,我們假設Zi為最后結(jié)果的第ibit,當計算部分積求和時,部分積的符號位分別進行擴展(如表2所示)。為了減少電路設計的復雜度,當Yi=2或-2時,符號擴展從2i+34算起,如果直接用電路實現(xiàn)符號擴展的計算,電路規(guī)模將變得很大,如果我們通過數(shù)學計算預處理符號擴展,電路的設計將會變得簡單而且十分規(guī)整。sign=S065∑i=342i+S165∑i=362i+?+S1565∑i=642i=(1-ˉS0)(266-234)+(1-ˉS1)(266-236)+?+(1-ˉS15)(266-264)=(16-15∑i=0ˉSi)266+15∑i=0ˉSi22i+34-15∑i=022i+34∵266=65∑i=342i+234∴上式可變?yōu)椤胹ign=(15-15∑i=0ˉSi)266+15∑i=0ˉSi22i+34+65∑i=342i+23415∑i=022i+34=(15-15∑i=0ˉSi)266+15∑i=0ˉSi22i+34+234+16∑i=022i+33)當y0=1時,最后的結(jié)果Z要加上-X×y0,為了減少外圍電路設計,我們將符號位從34bit開始,計算它的符號擴展:sign0=x3365∑i=342i=(1-ˉx33)(266-234)=(1-ˉx33)266+ˉx33×234-234對于32×32乘法操作,結(jié)果用66bit表示,所以上式的266次項可以省略掉,無符號數(shù)32×32乘法結(jié)果范圍(用補碼形式表示)為00000000000000000～0FFFFFFFE00000001,其中Z65=Z64=0;有符號數(shù)32×32乘法結(jié)果范圍為3D0000000FFFFFFFF～03FFFFFFF00000001,其中Z65=Z64=Z63,Z65、Z64是Z63符號擴展。所以,32×32bit乘法擴展為33×33bit乘法操作,其結(jié)果仍可以用結(jié)果可以只用64bit表示(即取結(jié)果后64bit)。232部分積加法器32×32bit乘法器IP核整體結(jié)構(gòu)如圖1所示,我們每個周期處理2bitBooth算法四次,因此,每個周期計算下式部分積求和:第i周期部分積和=X×每個周期乘數(shù)右移8bit,33bit乘數(shù)部分積求和需4個周期。部分乘積項求和,我們采用4層加法器陣列,加法器采用保留進位加法器結(jié)構(gòu),每層陣列部分和結(jié)果右移2bit,部分進位右移1bit,加到上一層陣列中去。每一層陣列產(chǎn)生的最低兩位部分和和最低一位部分進位通過鎖存器鎖存,通過Booth編碼我們確定是否是加上一個負數(shù),部分積取反后的最低位加1。最后我們分別將部分和與部分進位,以及負數(shù)補碼最低位加1,送到一個ALU單元,分別計算低32bit和高32bit結(jié)果。第i部分積加法如圖2所示,通過表1booth算法的編碼法則,我們決定加上哪一個乘積項,該加法陣列第一項要完成的操作是部分積中加上ˉSi22i+34,所以booth算法的編碼關于是否取反的控制信號是原來的非信號,第二項中的“1”信號完成的是部分積中加上22i+33的操作。保留進位加法器,我們采用傳輸門加法器,由26個MOS管組成,比靜態(tài)邏輯加法器少了2個MOS管(如圖3所示)。而且它具有sum延遲和carry延遲相同的優(yōu)點。IN1、IN2分別為兩個加數(shù),IN_C為前一級進位輸入,sum為部