EDA技術(shù)及應(yīng)用—VerilogHDL版實(shí)驗(yàn)報(bào)告學(xué)院：電氣與信息工程學(xué)院班級(jí)：電子信息1204指導(dǎo)老師：譚會(huì)生姓名：學(xué)號(hào)：實(shí)驗(yàn)一數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)類型綜合性實(shí)驗(yàn)二、實(shí)驗(yàn)儀器設(shè)備與工具軟件1．PC機(jī)（要求內(nèi)存在256M以上）；2．EDA實(shí)驗(yàn)開發(fā)系統(tǒng)；3．QuartusII軟件三、實(shí)驗(yàn)?zāi)康呐c任務(wù)1．實(shí)驗(yàn)?zāi)康模海?）熟悉QuartusII/ISEDesignsuite/ispLEVER軟件的基本使用方法（2）熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（B-ICE-EDA實(shí)驗(yàn)開發(fā)系統(tǒng)）的使用；（3）熟悉VerilogHDL過程區(qū)塊語句、if條件語句和元件實(shí)例化語句的綜合使用。（4）熟悉計(jì)數(shù)器、分頻器等VerilogHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用，掌握程序仿真是根據(jù)實(shí)際情況進(jìn)行有關(guān)參數(shù)的調(diào)整方法。2．實(shí)驗(yàn)任務(wù)：用VerilogHDL設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為0.01秒～1小時(shí)的數(shù)字秒表,并用QuartusII進(jìn)行調(diào)試和驗(yàn)證，熟悉VerilogHDL程序的基本設(shè)計(jì)，熟悉QuartusII的設(shè)計(jì)輸入、設(shè)計(jì)編譯、仿真驗(yàn)證、時(shí)序分析、器件編程等基本操作。四、實(shí)驗(yàn)基本原理與電路原理圖設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為0.01秒～1小時(shí)的數(shù)字秒表，首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里是周期為1/100秒的計(jì)時(shí)脈沖。其次，除了對(duì)每一計(jì)數(shù)器需設(shè)置清零信號(hào)輸入外，還需在六個(gè)計(jì)數(shù)器設(shè)置時(shí)鐘使能信號(hào)，即計(jì)時(shí)允許信號(hào)，以便作為秒表的計(jì)時(shí)起、?？刂崎_關(guān)。因此數(shù)字秒表可由一個(gè)分頻器、四個(gè)十進(jìn)制計(jì)數(shù)器(分別按1/100秒、1/10秒、1秒、1分的周期進(jìn)行計(jì)數(shù))以及兩個(gè)六進(jìn)制計(jì)數(shù)器(分別按10秒、10分的周期進(jìn)行計(jì)數(shù))組成，如圖1.1所示。六個(gè)計(jì)數(shù)器中的每一計(jì)數(shù)器的4位輸出，通過外設(shè)的BCD譯碼器輸出顯示。圖1.1中六個(gè)4位二進(jìn)制計(jì)數(shù)輸出的最小顯示值分別為：dout[3:0]1/100秒、dout[7:4]1/10秒、dout[11:8]1秒、dout[15:12]10秒、dout[19:16]1分、dout[23:20]10分。實(shí)驗(yàn)原理圖如下圖1.1圖1.1數(shù)字秒表電路邏輯圖五、實(shí)驗(yàn)步驟1、erilogHDL源程序1)?3MHz→100Hz分頻器的源程序clkgen.vmoduleclkgen(clk,newclk);inputclk;outputnewclk;regnewclk;integercnt=0;always@(posedgeclk)begin //if(cnt1<29999)//實(shí)際系統(tǒng)分頻值 if(cnt<29)//仿真時(shí)的分頻值 begin newclk<=1'b0; cnt=cnt+1; end else begin newclk<=1'b1; cnt=0; endendendmodule2)六進(jìn)制計(jì)數(shù)器的源程序cnt6.vmodulecnt6(clk,clr,ena,cq,co);inputclk,clr,ena;output[3:0]cq;outputco;reg[3:0]cnt;regco;always@(posedgeclkorposedgeclr)beginif(clr)cnt<=4'b0;elseif(ena)if(cnt==4'h5)cnt<=4'h0;elsecnt<=cnt+1;endassigncq=cnt;always@(posedgeclk)beginif(cnt==4'h5)co=4'h1;elseco=4'h0;endendmodule3）十進(jìn)制計(jì)數(shù)器源程序cnt10.vmodulecnt6(clk,clr,ena,cq,co);inputclk,clr,ena;output[3:0]cq;outputco;reg[3:0]cnt;regco;always@(posedgeclkorposedgeclr)beginif(clr)cnt<=4'b0;elseif(ena)if(cnt==4'h5)cnt<=4'h0;elsecnt<=cnt+1;endassigncq=cnt;always@(posedgeclk)beginif(cnt==4'h5)co=4'h1;elseco=4'h0;endendmodule4）數(shù)字秒表的源程序times.vmoduletimes(clk,clr,ena,dout);inputclk,clr,ena;output[23:0]dout;wireclk,clr,ena;wire[23:0]dout;wires0,s1,s2,s3,s4,s5,s6,s7,s8;clkgenu0(.clk(clk),.newclk(s0));cnt10u1(.clk(s0),.clr(clr),.ena(ena),.cq(dout[3:0]),.co(s1));cnt10u2(.clk(s1),.clr(clr),.ena(ena),.cq(dout[7:4]),.co(s2));cnt10u3(.clk(s2),.clr(clr),.ena(ena),.cq(dout[11:8]),.co(s3));cnt6u4(.clk(s3),.clr(clr),.ena(ena),.cq(dout[15:12]),.co(s4));cnt10u5(.clk(s4),.clr(clr),.ena(ena),.cq(dout[19:16]),.co(s5));cnt6u6(.clk(s5),.clr(clr),.ena(ena),.cq(dout[23:20]),.co());endmodule2、序方針和管腳鎖定圖1.2使用注釋的方法進(jìn)行程序的有關(guān)仿真參數(shù)的調(diào)整1)下圖1.3和14分別為使用QuartusII8.0對(duì)clkgen和times的時(shí)序仿真的結(jié)果圖1.3clkgen的時(shí)序仿真結(jié)果圖（分頻常數(shù)改為30）圖1.4times的時(shí)序仿真結(jié)果3、管腳鎖定圖1.5管腳鎖定4．硬件邏輯驗(yàn)證若使用GW48-CKEDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件邏輯驗(yàn)證，可選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖1.1和圖1.4鎖定。時(shí)鐘信號(hào)clk可接CLOCK0，計(jì)數(shù)清零信號(hào)接鍵3，計(jì)數(shù)使能信號(hào)接鍵4，數(shù)碼管1～數(shù)碼管6分別顯示以1/100秒、1/10秒、1秒、10秒、1分、10分為計(jì)時(shí)基準(zhǔn)的計(jì)數(shù)值。進(jìn)行硬件驗(yàn)證時(shí)方法如下：選擇實(shí)驗(yàn)?zāi)Ｊ?，時(shí)鐘信號(hào)clk與CLOCK0信號(hào)組中的3MHz信號(hào)相接，鍵3和鍵4分別為計(jì)數(shù)清零信號(hào)和計(jì)數(shù)使能信號(hào)，計(jì)數(shù)開始后時(shí)間顯示在六個(gè)數(shù)碼管上。六、總結(jié)這是第一個(gè)VerilogHDL版實(shí)驗(yàn)，在這次試驗(yàn)中在編寫程序時(shí)由于自己的粗心導(dǎo)致輸入有錯(cuò)誤，經(jīng)過軟件調(diào)試，發(fā)現(xiàn)錯(cuò)誤經(jīng)過修改，最終調(diào)試成功，在硬件驗(yàn)證時(shí)需要修改相關(guān)參數(shù)，分頻值需要修改為29999，通過本次實(shí)驗(yàn)對(duì)verilogHDL語言程序編寫有了進(jìn)一步的掌握。實(shí)驗(yàn)二SOPC設(shè)計(jì)的基本應(yīng)用一、實(shí)驗(yàn)類型研究探索性實(shí)驗(yàn)。二、實(shí)驗(yàn)?zāi)康呐c任務(wù)1．實(shí)驗(yàn)?zāi)康模菏煜IOSII嵌入式處理器的設(shè)計(jì)過程和方法，熟悉QuartusII的SOPC開發(fā)2．實(shí)驗(yàn)任務(wù)：通過創(chuàng)建一個(gè)QuartusII工程，創(chuàng)建QuartusII模塊，將圖標(biāo)添加到BDF文件中，編譯工程設(shè)計(jì)文件，配置FPGA等步驟完成一個(gè)NiosII嵌入式處理器的設(shè)計(jì)，再通過完成相應(yīng)的軟件實(shí)現(xiàn)，開發(fā)一個(gè)以NiosII為嵌入式處理器的SOPC三、實(shí)驗(yàn)儀器設(shè)備與工具軟件1．PC機(jī)（要求內(nèi)存在256M以上）；2．EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（含AlteraNiosCyclone適配板）；3．QuartusII軟件（含NiosII）。四、實(shí)驗(yàn)基本原理1．硬件開發(fā)流程（1）用SOPCBuilder系統(tǒng)綜合軟件來選取合適的CPU、存儲(chǔ)器以及外圍器件（如片內(nèi)存儲(chǔ)器、PIO、UART和片外存儲(chǔ)器接口），并定制它們的功能。（2）使用QuartusII軟件來選取具體的Altera可編程器件系列，并對(duì)SOPCBuilder生成的HDL設(shè)計(jì)文件進(jìn)行布局仿真；再使用QuartusII軟件來選取目標(biāo)器件并對(duì)NiosII系統(tǒng)上的各種I/O口進(jìn)行分配管腳，另外還要根據(jù)硬件編譯選項(xiàng)或時(shí)序約束的設(shè)置。在編譯的過程中，QuartusII從HDL源文件綜合生成一個(gè)適合目標(biāo)器件的網(wǎng)表。最后，生成配置文件。（3）使用QuartusII編程器和Altera下載電纜，將配置文件（用戶定制的NIOSII處理器系統(tǒng)的硬件設(shè)計(jì)）下載到開發(fā)板上。當(dāng)校驗(yàn)完當(dāng)前硬件設(shè)計(jì)后，軟件開發(fā)者就可以把此開發(fā)板作為軟件開發(fā)的初期硬件平臺(tái)進(jìn)行軟件功能的開發(fā)驗(yàn)證了。2．軟件設(shè)計(jì)流程（1）在用SOPCBuilder系統(tǒng)集成軟件進(jìn)行硬件設(shè)計(jì)的同時(shí)，就可以開始編寫?yīng)毩⒂谄骷腃/C++軟件，比如算法或控制程序。用戶可以使用現(xiàn)成的軟件庫和開放的操作系統(tǒng)內(nèi)核來加快開發(fā)進(jìn)程。（2）在NiosIIIDE中建立新的軟件工程時(shí)。IDE會(huì)根據(jù)SOPCBuilder對(duì)系統(tǒng)的硬件配置自動(dòng)生成一個(gè)定制HAL（硬件抽象層）系統(tǒng)庫。這個(gè)庫能為程序和底層硬件的通信提供借口驅(qū)動(dòng)程序，它類似于創(chuàng)建NiosII系統(tǒng)時(shí)SOPCBuilder生成的SDK。（3）使用NiosIIIDE對(duì)軟件工程進(jìn)行編譯、調(diào)試。（4）將硬件設(shè)計(jì)下載到開發(fā)板上后，就可以將軟件下載到開發(fā)板上并在硬件上運(yùn)行。五、實(shí)驗(yàn)內(nèi)容1、硬件的設(shè)計(jì)1）通過創(chuàng)建一個(gè)QuartusII工程，創(chuàng)建QuartusII模塊2）添加一個(gè)NIOS2軟核3）添加NIOSII處理器4）添加外設(shè)a添加符合JTAG接口標(biāo)準(zhǔn)的Debug接口b添加SystemIDc添加系統(tǒng)時(shí)鐘d添加FLASHf添加SDRAMg添加革新公司的IP核SRAM(sram_256x16bit)h添加一個(gè)AvalonTri-stateBridgei添加非易失性配置芯片j添加buttonI/O輸入端口k添加LED_PIO輸出端口l添加RS232串行口m進(jìn)行Aalon數(shù)據(jù)線的連接圖2.1NiosⅡ系統(tǒng)配置及其地址映射表圖2.2完成原理圖編輯后的結(jié)果5)配置FPGA,進(jìn)行管腳鎖定圖2.3管腳鎖定6）下載到B-ICE-EDA/SOPC實(shí)驗(yàn)開發(fā)平臺(tái)中2、軟件的設(shè)計(jì)1)打開NiosII10.1IDE，用它打開已編程好的軟件2)選擇File>New>NiosIIC/C++Application：在SelectProjectTemplate模板中，選擇BlankProjectSelectTargetHardware硬件目標(biāo)板，選擇bice_0.pdf應(yīng)用程序工程名輸入LED。3）編譯工程，選中工程點(diǎn)擊右鍵選擇BuildProject。4）編譯完成，選擇Buttong工程，點(diǎn)擊鼠標(biāo)