EDA實(shí)驗(yàn)報(bào)告書姓名xxx學(xué)號(hào)xxxxxxx實(shí)驗(yàn)時(shí)間課題名稱簡(jiǎn)易正弦信號(hào)發(fā)生器的設(shè)計(jì)實(shí)驗(yàn)?zāi)康?.進(jìn)一步熟悉Quatus軟件的使用方法；2.掌握邏輯分析儀的使用方法；3.掌握LPM-ROM的使用方法；設(shè)計(jì)要求定制LPM-ROM模塊，并利用其設(shè)計(jì)一個(gè)簡(jiǎn)易的正弦信號(hào)發(fā)生器，該信號(hào)發(fā)生器由以下三部分組成：（1）計(jì)數(shù)器或地址信號(hào)發(fā)生器；（2）正弦信號(hào)數(shù)據(jù)存儲(chǔ)器ROM（6位地址線，8位數(shù)據(jù)線），含有128個(gè)8位波形數(shù)據(jù)（一個(gè)正弦波形周期）。（3）VHDL頂層程序設(shè)計(jì)本實(shí)驗(yàn)中待測(cè)信號(hào)為ar和q。時(shí)鐘選擇clk；時(shí)能信號(hào)為en，高電平觸發(fā)。設(shè)計(jì)思路1、定制初始化波形數(shù)據(jù)文件：建立.mif格式文件。File—new—otherfiles,選擇MemoryInitializationFile選項(xiàng),選擇64點(diǎn)8位的正弦數(shù)據(jù)，彈出表格后輸入教材圖4-38中的數(shù)據(jù)。然后以romd.mif的名字保存至新建的文件夾中。2、定制LPM_ROM元件：利用MegaWizardPlug-InManager定制正弦信號(hào)數(shù)據(jù)ROM宏功能塊，并將以上的波形數(shù)據(jù)加載于此ROM中。并以data_rom.vhd名字將生成的用于例化的波形數(shù)據(jù)ROM文件保存至上述文件夾中。3、用VHDL語(yǔ)言完成正弦信號(hào)發(fā)生器的頂層設(shè)計(jì)：此過(guò)程與實(shí)驗(yàn)七的步驟類似。設(shè)計(jì)原理圖及源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYqqISPORT(RST,CLK,EN:INSTD_LOGIC;AR:OUTSTD_LOGIC_VECTOR(5DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREONEOFqqISCOMPONENTROM1PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);inclock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);BEGINPROCESS(CLK,RST,EN)BEGINIF(RST='0')THENQ1<="000000";ELSIFCLK'EVENTANDCLK='1'THENIF(EN='1')THENQ1<=Q1+1;ENDIF;ENDIF;ENDPROCESS;AR<=Q1;u1:ROM1PORTMAP(address=>Q1,q=>Q,inclock=>CLK);END;仿真波形圖實(shí)驗(yàn)結(jié)果問(wèn)題討論總結(jié)宏功能模塊的應(yīng)用環(huán)境，可實(shí)現(xiàn)哪些設(shè)計(jì)？LPM是參數(shù)可設(shè)置模塊庫(kù)LibraryofParameterizedModules的英語(yǔ)縮寫，Altera提供的可參數(shù)化宏功能模塊和LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、嵌入式PLL以及SERDES和DDIO電路模塊等等。這些可以以圖形或硬件描述語(yǔ)言模塊形式方便調(diào)用的宏功能塊，使得基于EDA技術(shù)的電子設(shè)計(jì)的效率和可靠性有了很大的提高LPM可實(shí)現(xiàn)基于LPM的流水線的累加器的設(shè)計(jì)，邏輯數(shù)據(jù)采樣電路設(shè)計(jì)，簡(jiǎn)易正弦信號(hào)發(fā)生器的設(shè)計(jì)等。設(shè)計(jì)一個(gè)方波生成器。LIBRARY

IEEE;

USE

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USE

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USE

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ENTITY

SQUARE

IS

PORT(CLK,CLR:IN

STD_LOGIC;

Q:OUT

INTEGER

RANGE

0

TO

255);END

ENTITY;

ARCHITECTURE

BEHAV

OF

SQUARE

IS

SIGNAL

A:BIT;

BEGIN

PROCESS(CLK,CLR)

VARIABLE

CNT:INTEGER

RANGE

0TO32

BEGIN

IF(CLR='0')

THEN

A<='0';

ELSIF

CLK'EVENT

AND

CLK='1'

THEN

IF

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THEN

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ELSE

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A;

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IF;

END

IF;

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PROCESS(CLK,A)

BEGIN

IF

CLK'EVENT

AND

CLK='1'

THEN

IF

A='1'

THEN

Q<=255;

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Q<=0;

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IF;

END

IF;

END

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EN