基于AlteraASIIP核的ASI發送卡實現1.ASI接口的應用意義隨著數字電視技術的迅速發展，在電視節目的制作設計方面己經有很大一部分實現了數字處理。在節目的傳輸方面，我們從衛星上己可以接收到多套數字壓縮編碼的節目。這種傳輸方式，不但保證了節目的高清晰質量，也大大降低了電視節目傳輸、發送、接收的成本。而大量的收發設備，采用的是ASI的接口標準，設計實現基于PC機和ASI接口標準的電視節目傳輸流的收發設備，在節目的制作、保存和重播等方面有大量的應用。隨著廣播電視數字化的開展，有線電視的數字化進程越來越快。數字化技術提高了廣播電視節目的技術質量、節目質量，提供了廣播電視和綜合數據業務的多媒體服務手段，拓寬了廣播電視業務。數字化以后的電視信號傳輸，采用MPEG-2視頻編碼標準，可以以4～5Mbit/s的帶寬傳送高清晰度的電視節目，噪聲沒有積累，大大提高了傳輸質量，有很廣闊的應用前景。在目前的數字通信系統中，有兩種MPEG-2接口標準：ASI異步串行接口和SPI同步并行接口。其中SPI接口一共有11位有用信號，每位信號差分成兩路用來提高傳輸抗干擾性，在物理鏈接上用DB25傳輸。由于其處理簡單且擴展性強，MPEG-2編解碼器及視頻測試設備的輸入、輸出一般都采用SPI接口。但是由于其連線多且復雜，所以SPI接口只能用于短距離傳輸。ASI(異步串行接口)只需要一根電纜就可實現270Mbit/s的透明傳輸,所以應用十分普遍。ASI接口具有高速、可靠、固定波特率和傳輸距離遠等優點，而且連接簡單成本低，可以廣泛應用于各種高速點到點的傳輸，尤其是視頻傳輸設備。2.ASI協議結構ASI可以有不同的數據接收速率，但是傳輸速率是恒定的，為270Mbit/s。因此ASI可以發送和接收不同速率的MPEG-2數據。ASI采用分層結構，分為三層：物理層、數據編碼層和傳送規則層。第零層是物理層。物理層定義了傳輸介質、驅動器和接收器以及傳輸速率。物理接口提供了LED驅動的多模光纖和同軸電纜。基本速率被定義為270Mbps。在同軸電纜的應用中，以隨機及與數據有關的抖動和占空系數失真的傳統方式，規定了允許抖動的最大值。第一層是數據編碼層。采用DC平衡的8B/10B傳輸碼。這種碼把每一個8bit數據字節變換成具有下列特性的l0bit碼字:游程長度等于或小于4bit;DC編制最小。這種碼通過無效傳輸碼點和“運行”的不等性來提供差錯校驗。作為超出對數據字節進行編碼需要的額外碼點，規定了專用字符。特別是逗號這個字符(在8B/10B傳輸碼規則中定義為K28.5專用字符)，用來在DVB-ASI傳輸鏈路中建立字節對齊。在發送端對字節進行8B/10B編碼，對出現的每一個8bit字節產生一個10bit的碼字，使這些10bit碼字通過以固定輸出比特率270Mbps工作的并/串轉換。如果并/串轉換器請求輸入一個新碼字，但是數據源還沒有準備好新碼字，就應該插入同步字(或者稱為逗號字符K28.5)。在傳輸數據的空余字段插入同步字符，可以使傳輸碼子具有較強的抗擾，錯誤檢測和在同步能力。第二層是傳送規則層。ASI傳輸的第2層標準使用MPEG-2傳輸流包(TS)作為基本的信息單元。傳輸包可以通過3種方式傳輸:一種是以塊狀的連續字節傳輸，也就是說，在一個單獨數據包的傳輸流中不用插入同步字節;第二種方式是以單獨的字節方式傳輸，在這種方式中要插入同步字節;第三種方式是連續字節和同步字節相結合。此外，ASI的第二層協議規定，在每個傳輸包之前至少要有兩個同步字(K28.5)。盡管數據包同步過程不是ASI傳輸協議定義的內容，MPEG-2傳輸包同步字節(47H)被包括到第2層的包定義中，這樣接收設備就可以實現包同步。ASI接口的第2層定義使用MPEG-2傳輸流的語法，只是增加了在每個傳輸包前需要有至少兩個K28.5同步字符這個額外要求。只要最初是同步的，8B/10B接收裝置一般能夠維持同步，不需要增加同步字符。但是當線路干擾等外界因素使同步丟失時，增加的同步字節可以使一個傳輸包重新同步。傳輸包結構應該遵循EN/ISO/IEC13818-1和ETS300429對傳輸流包的規定。包長度可以是188個字節或者204個字節。傳輸包可以通過兩種方式出現在第2層。第一種每個TS包中的188字節是連續的，分為分組頭部、調整字段和有效負載三個部分。其中調整字段是可選的，并不是所有的傳送流分組中都出現調整字段。同步字符插在兩個包中間，稱為突發模式。用突發模式實現TS流的傳輸，具有動態分配的靈活性、可分級性、可擴展性、較強的抗千擾性等有點;第二種是同步字隨機均勻的插在TS數據之間，稱為非突發模式。3.設計實現3.1ASI發送卡硬件設計大部分ASI編碼的實現，都是采用Cypress公司的CY7B923實現并行數據到串行數據的轉換。CY7B923主要實現碼字的8/10bit轉換、插入同步字K28.5和并/串變換。ASI的傳輸速率恒定為270MHz，而輸入MPEG-2TS碼率是不同的，所以要用FIFO實現速率匹配，需要對輸入的SPI數據、FIFO和CY7B923之間的通信進行邏輯控制。綜合性能、價格和程序復雜度的考慮，本方案采用FPGA，用Verilog編程來實現它們之間的邏輯控制;采用Altera公司的ASIIP核，代替Cypress公司的CY7B923來實現ASI數據的編碼。ASIIP核具有使用方便、成本低等優點。在ASI的編碼過程中，只需將MPEG-2編碼的TS碼流的8位數據和一位TS碼率傳輸時鐘輸入到FPGA中，本方案是PCI33M的時鐘信號。因為在本方案中，TS格式為188個字節的突發模式發送數據，根據數據有效信號DVALID，FPGA檢測這個信號來判斷什么時間內是有效數據，來接收TS碼流數據，而不用關心TS碼流的同步頭。FPGA將接收到的數據以TS碼率時鐘寫入FIFO。當FIFO半滿時，FPGA接收到FIFO的半滿信號，然后FPGA給ASI核發出FIFO可讀信號，ASI核以27Mbps讀取FIFO中的數據;當FPGA計數到ASI核讀取了一定數量的FIFO數據，FPGA則向ASIIP核發送FIFO不可讀信號，防止FIFO讀空。MPEG-2傳輸碼率的并行最大速度為132Mbps，而讀FIFO速率為27Mbps，因此FIFO會有溢出。因此在發送MPEG-2傳輸流時，有驅動程序控制一次發送數據的多少?？紤]到延時，本方案在FPGA內部燒制了一個2K大小的異步FIFO。ASIIP核在FIFO中數據不可讀時，向ASI碼流中填充K28.5以維持270Mbps的固定傳輸速率。最后串行數據經過驅動就可用同軸電纜傳送出去。本方案中，同步字K28.5的插入采用傳輸碼流的單個字節前后不能都是K28.5同步字的方式。ASI發送卡的硬件實現框圖如下：

該系統是基于ALTERA公司的FPGA芯片，CycloneⅡEP2C8Q208設計的。經過編碼的并行數據流經過PCI總線送入異步FIFO。異步FIFO主要實現數據緩存和時鐘匹配的作用。系統進行DMA操作，把數據送入板卡。FIFO將這些數據緩存，以避免數據丟失。又由于時鐘有PCI33M的時鐘信號和27M的ASI輸入時鐘信號。這就要求把這兩個不同頻率的時鐘同步。FIFO在兩個不同的時鐘下工作，數據的輸入和輸出分別使用不同的時鐘。這就實現了時鐘的隔離和無縫連接。FIFO采用32位輸入、8位輸出,分別與PCI的數據寬度和ASIIP核的輸入數據寬度相一致。ASIIP核實現8位數據到10位的編碼。其中ASIIP核的參考時鐘為27M，輸出時鐘是270M。采用外部鎖相環，27MHz時鐘頻率有晶振產生，通過鎖相環產生270M的時鐘，用于ASI接口的數據輸出。PE65508實現耦合和阻抗匹配，最終經BNC插頭發送出去。3.2ASIIP核的生成ASI編碼的實現采用Quartus6.1直接生成，進行仿真驗證。ASI接口的生成。IP核首先需要安裝，可以從Altera網站上下載。安裝之后，打開Quartus6.1新建工程之后，點擊tools菜單里面的Megawizardplug-inManeger，選擇創建一個新的宏函數變量，按步驟一步步生成asi文件?？梢赃x擇器件和生成文件語言，分別選擇CycloneⅡ和verilog語言。需要注意的是生成的文件名要與工程的頂層文件名相一致。選擇Transmitter，這里作為發送接口。在ASI中根據所選器件速度的快慢，可以選擇是否生成鎖相環。這里采用外部鎖相環，用于產生270MHz的輸出頻率。生成的ASI接口verilog部分代碼如下：

該接口實現8位數據到10位數據的編碼。在8位的MPEG-2數據從輸入端輸入，流入內部FIFO中。tx_data8位并行數據輸入接口，實現數據編碼，即把每個8位的數據變為10位的數據;然后串行器把10位并行數據轉換為串行數據。asi_tx經編碼后