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文檔簡介

VHDL設計進階——計數器及其應用實驗12－簡單計數器功能介紹：CNT10.vhd異步復位、同步使能、同步裝載的1位十進制加法計數器書例3-19(改)：注意其進位、清零位置參考仿真設置：input.swfCLK：周期20ns的時鐘信號RST：15～35ns、395～415ns低電平,其余為1EN：60～385高電平,其余為0LOAD：180～220低電平,其余為1DATA：一直為8(十進制)注意事項：各種基本設置：芯片、未使用引腳三態、功能仿真每次有變動，重新保存編譯通過實驗12－簡單計數器參考結果實驗12－簡單計數器+A[3..0]ADDER0101PREDENACLR<A[3..0]LESS_THANENACLRSEL

DATAAOUTDATABMUX21SEL

DATAADATABOUTMUX21Add0B[3..0]4'

h1--COUT~0

COUT~1COUT~reg0LessThan0B[3..0]4'

h9--Q[3..0]PREDQ~[3..0]4'

h0--Q~[7..4]RSCOUTDATA[3..0CLKENLOADDOUT[3..0]實驗12－簡單計數器七段數碼管顯示的計數器（共陽/思考題5）文件/工程名:COUNT提示：只需同步使能,異步清零7位輸出，共陽極:參考前DECL7S程序–可以拆開放入,也可以作為獨立進程,甚至作為獨立模塊兩個進程了,需要如何對應改動?引腳設置CLK—KEY0EN—SW0RST—SW1DOUT[6..0]—HEX0COUT

—LEDG8實驗12－簡單計數器A[3..0]B[3..0]+ADDER01PRED

QENA

CLRA[3..0]B[3..0]SEL[3..0]OUTDATA[15..0]SEL[3..0]OUTDATA[15..0]SEL[3..0]OUTDATA[15..0]MUXSEL[3..0]DATA[15..0]OUTSEL[3..0]OUTDATA[15..0]SEL[3..0]OUTDATA[15..0]SEL[3..0]OUTDATA[15..0]MUXENACLRSELDATAA

DATABOUT0MUX21Add04'

h1

--COUT~reg0MUXLessThan04'

h9

--Mux016'

h1083

--<LMEuSSx_1THAN16'

h208E

--MUXMux216'

h02BA

--Mux3

COUT16'

h8492

--MUXMux416'

hD004

--MUXMux616'

h2812

--Q[3..0]PRED

QQ~[3..0]4'

h0

--RSTCLK

ENCOUTDOUT[6..0]MUXMux516'

hD860

--實驗12－簡單計數器七段數碼管顯示的100計數器（共陽/思考題6）文件/工程名:COUNT100利用十進制計數器生成模塊清零改為恢復初值“8”或“9”綜合使用VHDL設計和原理圖設計引腳設置CLK—KEY0EN—SW0RESET—SW1

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