集成電路的基本制造工藝第一頁，共一百零八頁，編輯于2023年，星期二第二章集成電路制造工藝第二頁，共一百零八頁，編輯于2023年，星期二1.二極管（PN結）正方向反方向VI電路符號：+-有電流流過沒有電流流過對于硅二極管，正方向的電位差與流過的電流大小無關，始終保持0.6V-0.7V雙極集成電路的基本元素P-SiN-Si+-第三頁，共一百零八頁，編輯于2023年，星期二1.二極管（PN結）雙極集成電路的基本元素np第四頁，共一百零八頁，編輯于2023年，星期二2.1集成電路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金屬等薄層）2、形成圖形（器件和互連線）3、摻雜（調整器件特性）第五頁，共一百零八頁，編輯于2023年，星期二形成材料薄膜的方法化學汽相淀積（CVD）物理汽相淀積（PVD）熱氧化方法Si＋O2

－>SiO2第六頁，共一百零八頁，編輯于2023年，星期二光刻和刻蝕形成需要的圖形第七頁，共一百零八頁，編輯于2023年，星期二正膠和負膠的差別第八頁，共一百零八頁，編輯于2023年，星期二亮場版和暗場版的差別第九頁，共一百零八頁，編輯于2023年，星期二摻雜改變材料的電阻率

或雜質類型常用摻雜方法擴散-----高溫過程離子注入----常溫下進行，注入后需要高溫退火處理*摻雜類型、摻雜濃度、結深第十頁，共一百零八頁，編輯于2023年，星期二2.雙極型晶體管雙極集成電路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC第十一頁，共一百零八頁，編輯于2023年，星期二CBENPNBEC?BECnpN+BEC第十二頁，共一百零八頁，編輯于2023年，星期二§1.1.1雙極集成電路中元件的隔離BECnpnBECnpnCBECBEEBEBC第十三頁，共一百零八頁，編輯于2023年，星期二BECpnBECpnnn雙極集成電路中元件的隔離介質隔離PN隔離BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S第十四頁，共一百零八頁，編輯于2023年，星期二解決雙極集成電路元件之間的隔離:pn結隔離工藝pn結隔離工藝雙極晶體管的三種結構：1.SBC結構；2.CDI結構；3.3D結構StandardBuriedCollector結構第十五頁，共一百零八頁，編輯于2023年，星期二BECpn+n-epin+P-SiP+P+S四層三結結構的雙極晶體管（SBC結構）發射區(N+型)基區(P型)集電區(N型外延層)襯底(P型)雙極集成電路元件斷面圖n+-BL第十六頁，共一百零八頁，編輯于2023年，星期二雙極集成電路等效電路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效電路隱埋層作用：1.減小寄生pnp管的影響

2.減小集電極串聯電阻襯底接最低電位第十七頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程1:襯底選擇

確定襯底材料類型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)

確定襯底材料電阻率ρ≈10Ω.cm

確定襯底材料晶向（111）偏離2~50第十八頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程2:第一次光刻----N+隱埋層擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si襯底N+隱埋層第十九頁，共一百零八頁，編輯于2023年，星期二具體步驟如下：1．生長二氧化硅（濕法氧化）：Si(固體)+2H2OSiO2（固體）+2H2

Si-襯底

SiO2第二十頁，共一百零八頁，編輯于2023年，星期二2．隱埋層光刻：涂膠腌膜對準曝光光源顯影第二十一頁，共一百零八頁，編輯于2023年，星期二刻蝕（等離子體刻蝕）去膠As摻雜（離子注入）N+3．N+摻雜：去除氧化膜N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi第二十二頁，共一百零八頁，編輯于2023年，星期二P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結隔離雙極集成電路中元件的形成過程3:外延層主要設計參數

外延層的電阻率ρ;

外延層的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化層消耗的外延厚度基區擴散結深TBL-uptepi-oxxmcxjc集電結耗盡區寬度隱埋層上推距離TTL電路：3～7μm模擬電路：7～17μm第二十三頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程4:第二次光刻----P隔離擴散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi第二十四頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程5:第三次光刻----P型基區擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十五頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程6:第四次光刻----N+發射區擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十六頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程7:第五次光刻----引線孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十七頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程8:鋁淀積第二十八頁，共一百零八頁，編輯于2023年，星期二典型PN結隔離雙極集成電路中元件的形成過程9:第六次光刻----反刻鋁第二十九頁，共一百零八頁，編輯于2023年，星期二雙極集成電路元件斷面圖BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔離擴散P基區擴散N+擴散接觸孔鋁線隱埋層第三十頁，共一百零八頁，編輯于2023年，星期二BECpn+n-epin+P+P+SP-Sin+-BL為了減小集電極串聯電阻，飽和壓降小，電阻率應取小.為了結電容小，擊穿電壓高，外延層下推小,電阻率應取大;折中TTL電路：0.2Ω.cm模擬電路：0.5～5Ω.cm第三十一頁，共一百零八頁，編輯于2023年，星期二P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAA’TBL-uptepi-oxxmcxjc四層三結結構的雙極晶體管（SBC結構）BJTSBC結構—小結第三十二頁，共一百零八頁，編輯于2023年，星期二SBC結構工藝的分析與設計考慮襯底材料的選擇第三十三頁，共一百零八頁，編輯于2023年，星期二寄生的PNP晶體管n+埋層的設計第三十四頁，共一百零八頁，編輯于2023年，星期二n+埋層的設計n+埋層的兩個作用①減小晶體管收集區串聯電阻②減弱寄生PNP管效應考慮二個要點①選固溶度大的雜質以減小埋層的電阻率②選擴散系數小的雜質以減小后續高溫工藝中n+埋層向外延層的擴散第三十五頁，共一百零八頁，編輯于2023年，星期二外延生長的設計外延層電阻率為了獲得高的擊穿電壓、小的結電容和下推距離,要求外延層電阻率高,摻雜少為了獲得小的飽和壓降和集電區串聯電阻以及克服kirk效應,要求電阻率低，摻雜多外延層厚度第三十六頁，共一百零八頁，編輯于2023年，星期二隔離區的設計原則：確保p+隔離擴散穿透整個n型外延層,和p型襯底相通第三十七頁，共一百零八頁，編輯于2023年，星期二集電極深接觸的設計集電極深接觸工藝①進一步降低集電極串聯電阻②集電極歐姆接觸穿透外延層和埋層相連③使用“磷穿透”工藝兩個不利因素：①增加工藝的復雜性②加大集電極和基區之間的距離第三十八頁，共一百零八頁，編輯于2023年，星期二基區形成的設計考慮為提高電流放大倍數β值和減小基區渡越時間，要求基區寬度Wb小，基區的摻雜濃度Nb低Nb太低時，在較高工作電壓下，集電結和發射結空間電荷區容易相連會造成穿通現象，且低Nb也會加大基區電阻.Wb小到一定限度，也要求提高基區的濃度防止基區穿通依據實際情況折衷考慮第三十九頁，共一百零八頁，編輯于2023年，星期二發射區形成的設計考慮發射區濃度控制-增大β和減小re，需要高濃度發射結結深的控制-決定了基區的寬度發射區推進效應(emitterpusheffect)-會使基區變寬，影響β第四十頁，共一百零八頁，編輯于2023年，星期二SBC結構工藝在應用中的局限性IC工藝進入超大規模時代以后，SBC工藝已不能滿足集成電路發展的需要，主要有三個原因：①SBC結構晶體管管芯面積大，集成度低②SBC結構晶體管面積大，導致寄生電容大，因此大大降低了電路的速度③PNP寄生晶體管可能導致閂鎖效應第四十一頁，共一百零八頁，編輯于2023年，星期二ECB第四十二頁，共一百零八頁，編輯于2023年，星期二重要知識點SBC結構、隱埋層的作用、電隔離的概念、寄生晶體管名詞解釋：隱埋層、寄生晶體管、電隔 離(集成電路中)、介質隔離、PN結隔離第四十三頁，共一百零八頁，編輯于2023年，星期二MOS晶體管的動作

MOS晶體管實質上是一種使電流時而流過，時而切斷的開關n+n+P型硅基板柵極（金屬）絕緣層（SiO2）半導體基片漏極源極N溝MOS晶體管的基本結構源極(S)漏極(D)柵極(G)MOSFET的基本結構？

？？？第四十四頁，共一百零八頁，編輯于2023年，星期二簡單說，可以把mos管看作是一個電壓控制的開關，當控制電壓高于閾值電壓，開關閉合，低于閾值電壓，開關斷開第四十五頁，共一百零八頁，編輯于2023年，星期二MOS結構和分類MOS器件是一個夾層結構M（metal)金屬;O(oxide)氧化物S(semiconductor)半導體早期工藝的MOS器件的柵極是用金屬制造的，所以從柵極向下是金屬、氧化物和導體的結構。第四十六頁，共一百零八頁，編輯于2023年，星期二MOS器件結構MOS器件有四個端可以連接電極，分別為源，漏，柵和襯底半導體襯底表面在柵極絕緣層以下的部分稱為溝道區，因為在mos工作過程中會在這里形成導電溝道因此，MOS在縱深方向是M－O－S三層結構，在橫向是源－溝道－漏的結構.第四十七頁，共一百零八頁，編輯于2023年，星期二MOS：柵極和襯底器件工作過程中，柵極和襯底之間的電壓形成縱向電場，這個電場會在襯底表面會形成一個導電通道，該溝道會連接源端和漏端.MOS的柵極同其他三個電極是絕緣的，因此MOS也稱為絕緣柵場效應晶體管（IGFET）MOS的襯底BULK端是摻雜的半導體，一般接固定的電源和地電壓，因此有時候MOS器件的符號只標出G－D－S三端第四十八頁，共一百零八頁，編輯于2023年，星期二MOS：源和漏MOS器件的源區和漏區,在結構和工藝加工上是完全相同的，在使用中可以被交換，但是為了分析的方便還是需要區分源端是載流子流出的一端（載流子的來源source），漏端是載流子流入的一端（載流子在這里消失drain）源漏區是半導體表面高摻雜的區域，作為源漏電極襯底電極也需要高摻雜的歐姆接觸，只是其摻雜極性同源漏區相反第四十九頁，共一百零八頁，編輯于2023年，星期二MOS：漏、柵、源、襯的隔離MOS作為四端器件在漏電壓，柵電壓，源電壓和襯底電壓的共同作用下工作柵極的隔離是靠絕緣的柵氧化層，同半導體表面上的其他三個電極隔開源極和漏極同襯底接觸，源漏和襯底的隔離是靠形成的反向PN結源極和漏極之間的隔離由兩個PN結隔開因此，在MOS器件的工作過程中需要保持源漏同襯底之間的PN結0偏或者是反偏第五十頁，共一百零八頁，編輯于2023年，星期二MOS器件的分類根據參與導電的載流子的類型，MOS器件可以分為NMOS和PMOS兩種.NMOS器件中的載流子是電子，源漏區是n＋區，襯底是p型.PMOS器件中的載流子是空穴，源漏區是p＋區，襯底是n型.為了產生導電溝道，以及源漏pn結隔離，兩種器件的端電壓極性相反.第五十一頁，共一百零八頁，編輯于2023年，星期二MOS器件的分類根據工作機制MOS又可以分為增強型和耗盡型增強型器件在柵壓小于閾值電壓的時候，無法產生導電溝道耗盡型MOS器件在沒有加柵壓情況下就有溝道，需要加柵壓才能使得溝道消失第五十二頁，共一百零八頁，編輯于2023年，星期二MOS晶體管的分類第五十三頁，共一百零八頁，編輯于2023年，星期二MOS晶體管的結構特點由于具有源漏同襯底的隔離，MOS器件同雙極器件相比占用面積小，集成度高MOS是絕緣柵結構，即柵極不取電流，輸入阻抗高，易于電路間的直接耦合源漏對稱結構使得器件具有雙向導通的特性，設計靈活CMOS結構沒有靜態短路功耗，功耗低由于MOS器件是少子導電，需要先產生溝道電荷，然后才能導電，因此速度比雙極器件慢。第五十四頁，共一百零八頁，編輯于2023年，星期二silicon襯底源漏gate氧化層氧化層topnitride連接至源極的金屬連接至柵的金屬連接至漏極的金屬多晶硅柵摻雜Si場氧化層柵氧化層MOS晶體管的立體結構第五十五頁，共一百零八頁，編輯于2023年，星期二在硅襯底上制作MOS晶體管siliconsubstrate第五十六頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxide場氧化層第五十七頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxidephotoresist第五十八頁，共一百零八頁，編輯于2023年，星期二ShadowonphotoresistphotoresistExposedareaofphotoresistChromeplatedglassmask（鍍鉻玻璃模板）UltravioletLightsiliconsubstrateoxide第五十九頁，共一百零八頁，編輯于2023年，星期二非感光區域siliconsubstrate感光區域oxidephotoresist第六十頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxidephotoresistphotoresist顯影第六十一頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidesiliconsubstratephotoresist腐蝕第六十二頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidesiliconsubstratefieldoxide去膠第六十三頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidegateoxide薄的柵氧化層第六十四頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidepolysilicongateoxide第六十五頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidegategateultra-thingateoxidepolysilicongate第六十六頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidegategatephotoresistScanningdirectionofionbeam（離子束的掃描方向）implantedionsinactiveregionoftransistors（在晶體管有源區的注入的離子）Implantedionsinphotoresisttoberemovedduringresiststrip.sourcedrain離子束第六十七頁，共一百零八頁，編輯于2023年，星期二siliconsubstrateoxideoxidegategatesourcedraindopedsilicon第六十八頁，共一百零八頁，編輯于2023年，星期二自對準工藝在有源區上覆蓋一層薄氧化層淀積多晶硅，用多晶硅柵極版圖刻蝕多晶硅以多晶硅柵極圖形為掩膜板，刻蝕氧化膜離子注入第六十九頁，共一百零八頁，編輯于2023年，星期二siliconsubstratesourcedraingate第七十頁，共一百零八頁，編輯于2023年，星期二siliconsubstrategatecontactholesdrainsource第七十一頁，共一百零八頁，編輯于2023年，星期二siliconsubstrategateMentalconnectiondrainsource第七十二頁，共一百零八頁，編輯于2023年，星期二完整的簡單MOS晶體管結構siliconsubstratesourcedraingateoxideoxidetopnitridemetalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongatedopedsiliconfieldoxidegateoxide第七十三頁，共一百零八頁，編輯于2023年，星期二重要的結構參數：溝道的長度（L）、寬度（W）和柵氧化層的厚度（tox），其中，L和W是MOS電路設計重點。第七十四頁，共一百零八頁，編輯于2023年，星期二溝道長度L的計算由于源漏區加工過程中摻雜向半導體表面橫向擴散，實際的溝道長度同設計中圖形寬度并不相等第七十五頁，共一百零八頁，編輯于2023年，星期二溝道寬度W的計算MOS器件的實際溝道寬度并非柵極寬度！局部氧化LOCOS工藝場氧在有源區邊緣形成鳥嘴使得實際的溝道寬度有所減小第七十六頁，共一百零八頁，編輯于2023年，星期二CMOS集成電路要把NMOS和PMOS兩種器件做在一個芯片上，如何實現？采用做阱的方法解決了需要兩種類型襯底的問題CMOSFET第七十七頁，共一百零八頁，編輯于2023年，星期二n阱CMOS主要工藝步驟1、襯底硅片的選擇<100>晶向無缺陷的單晶硅片8英寸硅片，硅片厚度約700ump型硅片，電阻率為10-50Ωcm第七十八頁，共一百零八頁，編輯于2023年，星期二2、制作n阱熱氧化形成初始氧化層作為阱區注入的掩蔽層。在氧化層上開出n阱區窗口注磷在窗口下面形成n阱退火和阱區推進n阱CMOS主要工藝步驟第七十九頁，共一百零八頁，編輯于2023年，星期二3、場區氧化n阱CMOS主要工藝步驟場區氧化的必要性？早期的場區氧化工藝-非等平面第八十頁，共一百零八頁，編輯于2023年，星期二3、場區局部氧化法LOCOS工藝具體步驟：生長薄層SiO2作為緩沖層淀積氮化硅刻掉場區的氮化硅和緩沖氧化層場區注入熱氧化形成場氧化層n阱CMOS主要工藝步驟第八十一頁，共一百零八頁，編輯于2023年，星期二鳥嘴問題解決方法：在緩沖層二氧化硅上淀積一層多晶硅緩沖層第八十二頁，共一百零八頁，編輯于2023年，星期二4、制作硅柵具體步驟：生長SiO2緩沖層溝道區注入生長新的柵氧化層CVD工藝淀積多晶硅多晶硅摻雜光刻和刻蝕形成多晶硅柵的圖形硅柵工藝實現了柵和源、漏區自對準n阱CMOS主要工藝步驟第八十三頁，共一百零八頁，編輯于2023年，星期二5、形成源和漏區n阱CMOS主要工藝步驟用磷注入，或砷、磷雙注入形成n+區作為NMOS源、漏區和n阱引出區硼注入，形成PMOS的源、漏區和p型襯底的歐姆接觸區第八十四頁，共一百零八頁，編輯于2023年，星期二6、形成金屬互連線在整個硅片上淀積氧化層通過光刻在氧化層上開出引線孔在整個硅片上淀積金屬層，如鋁光刻形成需要的金屬互連線圖形n阱CMOS主要工藝步驟第八十五頁，共一百零八頁，編輯于2023年，星期二最后，在整個芯片表面再覆蓋一層磷硅玻璃或氮化硅鈍化膜，只留出電路芯片的引出端，即焊盤或壓焊點。第八十六頁，共一百零八頁，編輯于2023年，星期二主要的CMOS工藝VDDP阱工藝N阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si第八十七頁，共一百零八頁，編輯于2023年，星期二P-wellP+P+N+N+鋁線PSG場氧柵極氧化膜P+區P-wellN-型硅極板多晶硅N+區第八十八頁，共一百零八頁，編輯于2023年，星期二體硅CMOS的閂鎖（Latch-up）第八十九頁，共一百零八頁，編輯于2023年，星期二Latch-up效應等效電路第九十頁，共一百零八頁，編輯于2023年，星期二寄生晶體管Q1、Q2和寄生電阻Rw和Rs構成正反饋回路，使電流循環放大，至到VDD電壓和GND之間鎖定在（Von+VCES）。第九十一頁，共一百零八頁，編輯于2023年，星期二防止閂鎖的措施第九十二頁，共一百零八頁，編輯于2023年，星期二場區寄生MOS晶體管防止出現寄生溝道的措施:1、足夠厚的場氧化層,2、場區注硼3、合理的版圖第九十三頁，共一百零八頁，編輯于2023年，星期二p-epiP阱n+STITiSi2STI深亞微米CMOS晶體管結構STISTISTIN阱n-n+n-p+p-p+p-源/漏擴展區淺槽隔離側墻多晶硅硅化物第九十四頁，共一百零八頁，編輯于2023年，星期二雙阱標準CMOS工藝P+p-epipwellnwellp+n+gateoxideAl(Cu)tungstenSiO2SiO2TiSi2fie