第4章：

時序邏輯電路4.2.2時序邏輯電路的設計

在設計時序邏輯電路時，要求設計者根據給定的具體邏輯問題，求出實現這一邏輯功能的邏輯電路。所得到的設計結果應力求簡單。

當采用小規模集成電路做設計時，電路最簡的標準是所用的觸發器和門電路及其輸入端的數目均為最少，而當使用中、大規模集成電路時，電路最簡的標準則是使用的集成電路數目最少，種類最少，而且互相間的連線也最少。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計現將同步時序電路的一般設計步驟簡要說明如下:(1)邏輯抽象根據給定的命題要求分清輸入變量、輸出變量，并由此確定電路所包含的狀態，再作出與輸入相應的輸出狀態圖。(2)狀態化簡根據原始狀態圖進行狀態化簡或狀態合并。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計(3)狀態編碼

對簡化的狀態圖賦予每個狀態一個二進制代碼，稱為狀態編碼或狀態分配。編碼所用的碼一般為自然二進制碼。編碼方案確定后，根據簡化的狀態圖，畫出編碼形式的狀態圖或狀態表。(4)選擇觸發器的類型及個數

按照下式選擇觸發器的個數n：

（4.4）其中M是電路所包含的狀態個數。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計(5)求電路的輸出方程及各觸發器的驅動方程根據編碼后的狀態表及觸發器的驅動表可求得電路的輸出方程和各觸發器的驅動方程。(6)畫出邏輯圖，并檢查自啟動能力。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計例4-3]

試設計一個帶有進位輸出端的十進制計數器。解:該命題要求有進位輸出，說明是單純的十進制加法計數器，不需要輸入信號。取進位信號為輸出邏輯變量C，規定有進位輸出時C=l，無進位輸出時C=0。十進制計數器應當有十個有效狀態，若分別用S0、S1、…、S9表示，則按題意可畫出如圖4-9所示的電路狀態轉換圖，而且這十個狀態均是不可少的，即無等價狀態，所以這個狀態圖已不能化簡。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計根據式(4.4)，現要求M=10，故應取觸發器個數n=4。因為本命題對狀態分配無特殊要求，可以取8421BCD碼0000~1001作為S0~S9的編碼，于是可得到如表4.3的狀態轉換表。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計由于電路的次態

和進位輸出C唯一地取決于電路現態

的取值，故可根據表4.3畫出表示次態邏輯函數和進位輸出函數的卡諾圖。由于計數器正常工作時不會出現1010~1111即“10”~“15”這六個狀態，所以可將

這六個最小項作為約束項處理，在卡諾圖中用“×”表示。根據表4.3可列出對應于狀態轉換順序的五個卡諾圖，如圖4-10所示，分別表示

和C這五個邏輯函數。1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計1.時序邏輯電路的設計步驟4.2.2時序邏輯電路的設計根據驅動方程和輸出方程畫出該計數器的邏輯圖和狀態轉換圖，如圖4-11和圖4-12所示。1.時序邏輯電路的設計步驟4.2.2時