微機原理及接口技術半導體存儲器1第1頁，共61頁，2023年，2月20日，星期四6.1半導體存儲器簡介6.1.1現代微機系統的存儲器層次結構存儲器是用來存儲信息的部件。存儲器的三級結構:Cache容量小(幾百K）,速度與CPU相當主存容量大（256MB、512MB)，速度比Cache慢外存容量大(40、80GB），速度慢主存快存外存CPU快存位于CPU與主存之間！2第2頁，共61頁，2023年，2月20日，星期四6.1.2半導體存儲器的分類:按制造工藝分類雙極型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用屬性分類隨機存取存儲器RAM：可讀可寫、斷電丟失

(RandomAccessMemory)

只讀存儲器(ReadOnlyMemory)：正常只讀、斷電不丟失6.1半導體存儲器簡介3第3頁，共61頁，2023年，2月20日，星期四

雙極型

RAM靜態動態掩膜ROMROM可編程PROM

可擦寫EPROMRAM種類雙極型RAMMOSRAM靜態RAM（SRAM）速度快,集成度低動態RAM（DRAM）速度慢,集成度高6.1半導體存儲器簡介半導體存儲器MOSE2PROMFlashMemory4第4頁，共61頁，2023年，2月20日，星期四ROM種類掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除6.1半導體存儲器簡介5第5頁，共61頁，2023年，2月20日，星期四地址寄存地址譯碼存儲體控制電路AB數據寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據輸入的地址編碼來選中芯片內某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作6.1.3半導體存儲器結構：6.1半導體存儲器簡介6第6頁，共61頁，2023年，2月20日，星期四①存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結構）或多位（字片結構）二進制數據存儲容量與地址、數據線個數有關：芯片的存儲容量＝2M×N＝存儲單元數×存儲單元的位數

M：芯片的地址線根數

N：芯片的數據線根數

6.1.3半導體存儲器結構：6.1半導體存儲器簡介7第7頁，共61頁，2023年，2月20日，星期四②地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼雙譯碼可簡化芯片設計主要采用的譯碼結構6.1.3半導體存儲器結構：6.1半導體存儲器簡介8第8頁，共61頁，2023年，2月20日，星期四③片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進行讀寫操作輸出OE*控制讀操作。有效時，芯片內數據輸出該控制端對應系統的讀控制線寫WE*控制寫操作。有效時，數據進入芯片中該控制端對應系統的寫控制線6.1.3半導體存儲器結構：6.1半導體存儲器簡介9第9頁，共61頁，2023年，2月20日，星期四6.2.1靜態RAM1.六管靜態存儲電路:存儲一個二進制位。反相器交叉耦合組成雙穩態觸發電路。T3、T4為負載管T1、T2為反相管。T5、T6為選通管。T1和T2的狀態——一位二進制信息。

B點狀態代表數據狀態寫入時由I/O線輸入:若I/O=1，使Q2導通，Q1截止，A=1，B=0。讀出時A、B點信號由T5、T6送出到I/O線上。若A=1，B=0，則I/O=0。6.2讀寫存儲器RAM312行線X列線Y寫控制數據線讀控制+5VT3AT4BT5

T6T2T1T8T7

靜態MOS六管基本存儲電路10第10頁，共61頁，2023年，2月20日，星期四11第11頁，共61頁，2023年，2月20日，星期四2.典型RAM芯片舉例靜態RAMIntel2114123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND存儲容量為1024×418個引腳：10根地址線A9～A04根數據線I/O4～I/O1片選CS*讀寫WE*（低寫高讀）6.2讀寫存儲器RAM12第12頁，共61頁，2023年，2月20日，星期四存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D0片選CS1*、CS2讀寫WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716152.典型RAM芯片舉例靜態RAM62646.2讀寫存儲器RAM13第13頁，共61頁，2023年，2月20日，星期四6.2.1動態RAM

1、動態基本存儲電路數據以電荷形式存于電容器上，三極管作為開關。DRAM一般采用“位結構”存儲體：每個存儲單元存放一位需要8個存儲芯片構成一個字節單元每個字節存儲單元具有一個地址6.2讀寫存儲器RAM14第14頁，共61頁，2023年，2月20日，星期四6.2讀寫存儲器RAM2、動態RAM典型芯片動態Intel4114存儲容量為16K×116個引腳：7根地址線A6～A01根數據輸入線DIN1根數據輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC123456781615141312111096.2.1動態RAM15第15頁，共61頁，2023年，2月20日，星期四6.2讀寫存儲器RAM2、動態RAM典型芯片動態Intel2164A6.2.1動態RAM存儲容量為64K×116個引腳：8根地址線A7～A01根數據輸入線DIN1根數據輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110916第16頁，共61頁，2023年，2月20日，星期四EPROM頂部開有一個圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）進行編程編程后，應該貼上不透光封條出廠未編程前，每個基本存儲單元都是信息1編程就是將某些單元寫入信息06.3只讀存儲器ROM17第17頁，共61頁，2023年，2月20日，星期四EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D0片選CE*編程PGM*讀寫OE*編程電壓VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D3123456789101112131428272625242322212019181716156.3只讀存儲器ROM18第18頁，共61頁，2023年，2月20日，星期四EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256邏輯圖6.3只讀存儲器ROM19第19頁，共61頁，2023年，2月20日，星期四EEPROM用加電方法，進行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節擦寫、塊擦寫和整片擦寫方法并行EEPROM：多位同時進行串行EEPROM：只有一位數據線6.3只讀存儲器ROM20第20頁，共61頁，2023年，2月20日，星期四EEPROM芯片2817A存儲容量為2K×828個引腳：11根地址線A10～A08根數據線I/O7～I/O0片選CE*讀寫OE*、WE*狀態輸出RDY/BUSY*R/B*NCA7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O3123456789101112131428272625242322212019181716156.3只讀存儲器ROM21第21頁，共61頁，2023年，2月20日，星期四EEPROM芯片2864A存儲容量為8K×828個引腳：13根地址線A12～A08根數據線I/O7～I/O0片選CE*讀寫OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND123456789101112131428272625242322212019181716156.3只讀存儲器ROM22第22頁，共61頁，2023年，2月20日，星期四6.4存儲芯片與CPU的連接存儲芯片的數據線連接存儲芯片的地址線連接存儲芯片的片選端連接存儲芯片的讀寫控制線連接23第23頁，共61頁，2023年，2月20日，星期四1.存儲芯片數據線的處理若芯片的數據線正好8根：一次可從芯片中訪問到8位數據全部數據線與系統的8位數據總線相連若芯片的數據線不足8根：一次不能從一個芯片中訪問到8位數據利用多個芯片擴充數據位這個擴充方式簡稱“位擴充”6.4存儲芯片與CPU的連接24第24頁，共61頁，2023年，2月20日，星期四位擴充2114（1）A9～A0I/O4～I/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE6.4存儲芯片與CPU的連接地址線對應相連片選端對應相連數據線單獨引出25第25頁，共61頁，2023年，2月20日，星期四[例]用8個16K×1bit芯片組成16K×8bit的存儲器。……A0A13…D0D1D2D716K×1CSCSCSCSWEWEWEWE16K×1D0D1D2D76.4存儲芯片與CPU的連接26第26頁，共61頁，2023年，2月20日，星期四2.存儲芯片地址線的連接芯片的地址線通常應全部與系統的低位地址總線相連6.4存儲芯片與CPU的連接000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范圍16進制A9～A0尋址時，這部分地址的譯碼是在存儲芯片內完成的，稱為“片內譯碼”27第27頁，共61頁，2023年，2月20日，星期四3.存儲芯片片選端的譯碼存儲系統常需利用多個存儲芯片擴充容量也就是擴充了存儲器地址范圍進行“地址擴充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統的高位地址線相關聯來實現這種擴充簡稱為“地址擴充”或“字擴充”6.4存儲芯片與CPU的連接28第28頁，共61頁，2023年，2月20日，星期四地址擴充（字擴充）片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器000000000100000000006.4存儲芯片與CPU的連接地址線對應相連數據線對應相連片選信號單獨引出29第29頁，共61頁，2023年，2月20日，星期四例：用16K×4芯片組成64K×4存儲容量6.4存儲芯片與CPU的連接CSWECSWECSWECSWE16K×416K×416K×416K×4A0A13…WED0D1D2D3譯碼器A14A15123D0~D3D0~D3D0~D3D0~D330第30頁，共61頁，2023年，2月20日，星期四片選端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（組）的片選端常有效，不與系統的高位地址線發生聯系芯片（組）總處在被選中的狀態雖簡單易行、但無法再進行地址擴充，會出現“地址重復”6.4存儲芯片與CPU的連接31第31頁，共61頁，2023年，2月20日，星期四⑴譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器常用的2:4譯碼器：74LS139常用的3:8譯碼器：74LS138常用的4:16譯碼器：74LS1546.4存儲芯片與CPU的連接32第32頁，共61頁，2023年，2月20日，星期四門電路譯碼A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y⑴譯碼和譯碼器6.4存儲芯片與CPU的連接33第33頁，共61頁，2023年，2月20日，星期四譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖⑴譯碼和譯碼器6.4存儲芯片與CPU的連接34第34頁，共61頁，2023年，2月20日，星期四74LS138連接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15⑴譯碼和譯碼器6.4存儲芯片與CPU的連接35第35頁，共61頁，2023年，2月20日，星期四74LS138功能表片選輸入編碼輸入輸出E3E2*E1*CBAY7*~Y0*10000011111110（僅Y0*有效）00111111101（僅Y1*有效）01011111011（僅Y2*有效）01111110111（僅Y3*有效）10011101111（僅Y4*有效）10111011111（僅Y5*有效）11010111111（僅Y6*有效）11101111111（僅Y7*有效）非上述情況×××11111111（全無效）⑴譯碼和譯碼器6.4存儲芯片與CPU的連接36第36頁，共61頁，2023年，2月20日，星期四⑵全譯碼所有的系統地址線均參與對存儲單元的譯碼尋址包括低位地址線對芯片內各存儲單元的譯碼尋址（片內譯碼），高位地址線對存儲芯片的譯碼尋址（片選譯碼）采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復譯碼電路可能比較復雜、連線也較多6.4存儲芯片與CPU的連接37第37頁，共61頁，2023年，2月20日，星期四A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M38第38頁，共61頁，2023年，2月20日，星期四全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A136.4存儲芯片與CPU的連接39第39頁，共61頁，2023年，2月20日，星期四全譯碼法例5-2：用16片Intel6232(4K×8)組成64K×8位的存儲器系統。求每塊芯片的地址范圍。4KB(1)4KB(2)4KB(16)譯碼器CSCSCSY0Y1Y15A0---A11地址總線數據總線D0---D7A15--A12....…….6.4存儲芯片與CPU的連接40第40頁，共61頁，2023年，2月20日，星期四A15A14A13A12A11A10---------A0地址范圍

0000000Y1

0000H--0FFFH

0001

000Y2

1000H--1FFFH

0010000Y3

2000H--2FFFH

1101000Y14

D000H--DFFFH

1110000Y15

E000H--EFFFH

1111000Y16

F000H--FFFFH

存儲器1地址范圍存儲器2地址范圍存儲器3地址范圍存儲器14地址范圍存儲器15地址范圍存儲器16地址范圍6.4存儲芯片與CPU的連接41第41頁，共61頁，2023年，2月20日，星期四⑶部分譯碼只有部分（高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應多個地址（地址重復），需要選取一個可用地址可簡化譯碼電路的設計，但系統的部分地址空間將被浪費6.4存儲芯片與CPU的連接42第42頁，共61頁，2023年，2月20日，星期四138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y343第43頁，共61頁，2023年，2月20日，星期四部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一個可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH6.4存儲芯片與CPU的連接44第44頁，共61頁，2023年，2月20日，星期四

例：用8片Intel6116(2K×8)組成16K×8位的存儲器系統。求每塊芯片的地址范圍。2KB(1)2KB(2)2KB(8)譯碼器CSCSCSY0Y1Y7A0---A10地址總線數據總線D0---D7A15--A11中任三根……......6.4存儲芯片與CPU的連接45第45頁，共61頁，2023年，2月20日，星期四⑷線選譯碼只用少數幾根高位地址線進行芯片的譯碼，且每根負責選中一個芯片（組），雖構成簡單，但地址空間嚴重浪費必然會出現地址重復一個存儲地址會對應多個存儲單元多個存儲單元共用的存儲地址不應使用6.4存儲芯片與CPU的連接46第46頁，共61頁，2023年，2月20日，星期四線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一個可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切記：A14A13＝00的情況不能出現00000H～01FFFH的地址不可使用6.4存儲芯片與CPU的連接47第47頁，共61頁，2023年，2月20日，星期四A14A12～A0A13(1)2764(2)2764

CECE48第48頁，共61頁，2023年，2月20日，星期四例：用5片Intel6116(2K×8)組成10K×8位的存儲器系統。求每塊芯片的地址范圍。RAM2KBRAM2KBRAM2KBCSCSCSCSCSA11A12A13A14A15D0--D7A0--A10數據總線地址總線（3）（4）（5）RAM2KBRAM2KB（1）（2）6.4存儲芯片與CPU的連接49第49頁，共61頁，2023年，2月20日，星期四線選法

A15A14A13A12A11A10------------A0地址范圍

01111007800H

01111117FFFH1011100B800H1011111BFFFH1101100C800H1101111CFFFH1110100E800H1110111EFFFH1111000F000H1111011F7FFH}}}}}存儲器5地址范圍存儲器4地址范圍存儲器3地址范圍存儲器2地址范圍存儲器1地址范圍6.4存儲芯片與CPU的連接50第50頁，共61頁，2023年，2月20日，星期四線選法

A19A18A17A16A15A14A13A12A11A10------------A0地址范圍?????????

0111100?7800H?????????

0111111

?7FFFH?????????1011100?B800H?????????1011111?BFFFH

?????????1101100?C800H?????????1101111?CFFFH?????????1110100?E800H?????????1110111?EFFFH?????????1111000?F000H?????????1111011?F7FFH6.4存儲芯片與CPU的連接51第51頁，共61頁，2023年，2月20日，星期四圖用256×4位的芯片組成1K×8RAM的方框圖A8A9A0︰︰A7D0︰︰︰D7地址線數據線A0CE4I/OA0CE3256×4A7I/OA0CE6I/OA0CE5256×4A7I/OA0CE8I/OA0CE7256×4A7I/OA0CE2I/OA0CE1256×4A7I/O譯碼器例：用256*4的片子組成1k*8的存儲器。需8個芯片,地址線，需10根;數據線需8根

控制線——WR6.4存儲芯片與CPU的連接52第52頁，共61頁，2023年，2月20日，星期四問題的提出：1、8086為16位數據線，CPU除可以對字節（8位）尋址外，還應能進行字（16位）尋址。2、存儲器（RAM、ROM）均為8位數據線，故需要2片存儲器才能組成16位的存儲體。

如何設計存儲器電路才能滿足上述的要求？6.4存儲芯片與CPU的連接存儲器與16位CPU