---一、選擇題從器件度，算經了代化但系結構，今大數算仍于B計機A并行B·諾依曼C智串行某機字32位，中1表符位若定整表，最負數（）A-(2-1)B-(2-1)C-(2+1)-(2+1)以下有運器描，C）正的。A只做加法運算B只算術運算C算運算與邏輯運算D只做邏輯運算EEPROM是（）A讀寫存儲器B只存儲器C閃存儲器D電除可編程只讀存儲器常用的擬儲統（B）級儲器成其輔是容的表存器Acache-主存B主-輔存Ccache-輔存通寄存器cacheRISC訪內令，作的理置般安在）A棧頂和次棧頂B兩主存單元C一主存單元和一個用D兩個通用寄存器寄存器當前的CPU由（B）成A控制器B控制器、運算器、cacheC運算器、主存D控制器ALU、主存水CPU由系叫“”處部組。和備m個行部的CPU相比，個m段水CPU的吞能是（A）。A具備同等水平B不備同等水平C小前者D大前者在集中總仲中（A）方響時最。A獨立請求B計數器定時查詢C菊鏈D分式仲裁CPU中跟指后地的存是C）A地址寄存器B指計數器C程計數器D指寄存器從息的輸度看（A）系工作率低A單總線B雙總線C三線D多線單中斷統，一旦應斷立關（）標，防本中服結前同的他斷產另次中進干。A中斷允許B中斷請求C中屏蔽DDMA請求下操中該特指完成是B）。A設置定時器的初值B從用戶模式切換到管理員C開定時器中斷D關斷模式馮諾曼工的本式的點（B）A多指令流單數據流B按地址訪問并順序執行指令C堆操作D存器按內容選地址在器（）中零表形是一。A原碼B補碼C移碼反在點進運器，法運一通（D）來現A原碼運算的二進制減法B補運算的二進制減器C原運算的十進制加法器D補碼運算的二進制加法器器某算字32位，存容為256MB若單編，的址圍（D。A0—B0—32MBC0—D0—64M主貯和CPU之間加cache的目是A）A解決CPU和存之間的B擴大主存貯器容量C擴CPU中用寄存器的D既大主存貯器容量速度匹配問題

數量

大CPU中用寄存器的數量單址令為完兩數的術算除址指的個作外另個需采（C）A堆棧尋址方式B立尋址方式C隱尋址方式間尋址方式同控是C）A只適用于CPU控的方B只適用于外圍設備控制的C由一時序信號控制的方D所有指令執行時間都相同式

方式

式

的方式描PCI總中本念正的子（）---專業資料

---APCI總線是一個與處理BPCI總線的基本傳輸機制CPCI設一定是主設備D系中允許有一條PCI器無關的高速外圍設備是發式傳送

總線CRT的分率像素，素顏數256，則新儲的量（B）A512KBBC256KBD為便實多中，存現信最效辦是用B）A通用寄存器B堆存器D外存特指是（執行的器令A中斷程序B用戶程序C操作系統核心程序DI/O程序虛存技主解存器的B）題A速度B擴大存儲容量C成前者兼顧引多程的的于A）。A充分利用CPU減少等B提實時響應速度C有于代碼共享，減少主D充分利存儲器待CPU間

輔存信息交換量下數最的是（C）A（101001）B（52）C（101001）（233）某DRAM芯，存容為512×8位該片地址和據的目（A8，512B512C18，8D19在面述匯語基概念，正的述（A對程序員的訓練要求來B匯編語言對機器的依賴性C用編語言編寫程序的難D匯編語言編寫的程序執行說，需要硬件知識高

度比高級語言小速度比高級語言慢交存器質是種模塊儲，用）方執多獨的寫操。A流水B資源重復C順資源共享寄器接址式，作數（B。A通用寄存器B主單元C程序計數器D堆機指與指之的系是A。A用若干條微指令實現一B用干條機器指令實一C用條微指令實現一條機D用一條機器指令實現一條條機器指令條指令

器指令

微指令描多體CPU基本念，正的（CD。A多媒體CPU是帶有BMMX是種多媒體擴展CMMX指令集是一種多指D多體CPU是超標量結MMX技的理器結構

令流多數據流的并行處理構基礎的CISC機指令在中總仲中（A）方對路障敏。A菊花鏈B獨立請求C計器定時查詢流線造控相的因是行A）令引。A條件轉移B訪內C算無條件轉移PCI總線一高寬與理無關標總。面述不確是B。A采用同步定時協B采用分布式仲裁策略C具有自動配置能力D適合于低成本的小系統議下陳中不于圍備三基組部的（A存儲介質B驅動裝置C控電路D計器中處過中）是硬完。A關中斷B開中斷C保CPU現場D恢復CPU現場是一高串行I/O準口以選中）不于IEEE1394協集A業務層B鏈路層C物層D串總線管理運器核功部是（B。A數據總線BALUC狀態條件寄存器D通用寄存器某片字32位，存容為若字址它的址圍（A。A1MBC4M某SRAM芯，其量1M×8位，電和地外控端E和R/W#該片管引線目（D。A20B28C30D32---專業資料

---雙口儲所能行速讀寫作是為采（DA高速芯片B新型器件C流技術D兩相互獨立的讀寫電路單址令為完兩數的術算除址指的個作以，一數常采（C。A堆棧尋址方式B立尋址方式C隱尋址方式間尋址方式為定一微令地，通采斷方，基思是C。A用程序計數器PC來B用程序計數器μ來C通微指令順序控制字段D通過指令中指定一個專門生后繼微指令地址生繼微指令地址由設計者指定或由設計者字來控制產生后繼微指指定的判別字段控制產生令址后繼微指令地址二、填題1

字符信息是符號數據，屬于處理（

非數值）領域的問題，國際上采用的字符系統是七單位的（ASCII）碼。P232

按IEEE754標準，一個32位浮點數由符號位S（1位）、階碼E（8位）、尾數M23位）三個域組成。其中階碼E的值等于指數的真值（

e）加上一個固定的偏移值（

127）。P173后者采用（

雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結構，其中前者采用（時間）并行技術。P86

空間）并行技術，4衡量總線性能的重要指標是（

總線帶寬），它定義為總線本身所能達到的最高傳輸速率，單位是兆字節每秒（

MB/s）。P18656-P217

在計算機術語中，將ALU控制器和（cache）存儲器合在一起稱為（CPU）。P139數的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼）表示法，（移碼）表示法。P19廣泛使用的（SRAM）和（DRAM）都是半導體隨機讀寫存儲器。前者的速度比后者快，但集成度不如后者高。P668

反映主存速度指標的三個術語是存取時間、（儲周期）和（存儲器帶寬）。P669

形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉移指令時（跳躍）尋址。P12310CPU（主存中）取出一條指令并執行這條指令的時間和稱為（指令周期。11定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數范圍是（

-2的31次到2的31次方減1

）。P2012IEEE754標準規定的64位浮點數格式中，符號位為1位，階碼為11位，尾數為52位，則它能表示的最大規格化正數為（

+［1+（1-

）］

）。P18？？？---專業資料

---13浮點加、減法運算的步驟是（操作處理

）、（比較階碼大小并完成對階）、（

尾數進行加或減運算）、（結果規格化并進行舍入處理

）、（溢出處理

）。P5214某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統的地址線至少需要（14）條。32

KB=2048KB(尋址范圍=2048化為字的形式1415一個組相聯映射的Cache128塊組4塊共有16384塊塊64個字主存地址

）位，其中主存字塊標記應為（8）位，組地址應為（6）位Cache地址共（7）位。

18

=16384字2

=

16384128

26

=27

=12816CPU存取出一條指令并執行該指令時間叫（而后者又包含若干個（時鐘周期）。P131

指令周期），它通常包含若干個（周期

），17計算機系統的層次結構從下至上可分為五級，即微程序設計級（邏輯電路級）、一般機器級、操作系統級、（匯編語言）級、（高級語言級。P1318十進制數在計算機內有兩種表示形式：（符串）形式和（壓縮的十進制數串形式。前者主要用在非數值計算的應用領域，后者用于直接完成十進制數的算術運算。P1919一個定點數由符號位和數值域兩部分組成。按小數點位置不同，定點數有（純小數）和（純整數）兩種表示方法。P1620對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結構，即（

高速緩沖存儲器）、（

主存儲器）、（外存儲器

）。P6621高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它們是（

FPM-DRAM）（

CDRAM）、（）。P7522一個較完善的指令系統，應當有數據處理）、（數據存儲）、（數據傳送）、（程序控制）四大類指令。P11923機器指令對四種類型的數據進行操作。這四種數據類型包括（

地址）型數據、（

數值）型數據、（

字符）型數據、（

邏輯）型數據。P11024CPU保存當前正在執行的指令的寄存器是（指令寄存器，指示下一條指令地址的寄存器（

程序寄存器），保存算術邏輯運算結果的寄存器是（

數據緩沖寄沖器）和（

狀態字寄存器）。P129---專業資料

---25數的真值變成機器碼時有四種表示方法，即（原碼）表示法，（補碼）表示法，（移碼）表示法，（反碼）表示法。P19-P2126主存儲器的技術指標有（

存儲容量），（

存取時間），（

存儲周期），（

存儲器帶寬）。P6727cache和主存構成了（

內存儲器全由（

CPU）來實現。31接使用西文鍵盤輸入漢字行處理并顯示打印漢字要解決漢字（和（字模碼）三種不同用途的編碼。P24

輸入編碼字內碼

）三、簡答題1假主存容量16M×32Cache容量64K×32位主存與Cache之以每塊4×32位小傳送數據，請確定直接映射方式的有關參數，并畫出內存地址格式。解：64條令需占用操作碼字段）6位源寄存器和標寄存器各，尋址模式）2位，形式地址D）16位其指令格式如下：31262522181716150OP

目標

源24

尋址模式定義如下：X=00寄器尋址操數由源寄存器號和目標寄存器號指定X=01直尋址有效地址E=(D)X=10變尋址有效地址E=(R)X=11相尋址有效地址E=）＋D其中R為變址寄存器10位為序計數器20位移D可正可負。該指格式可以實現RR型RS型尋址功能。指令和數據都用二進制代碼存放在內存中，從時空觀角度回CPU如區分讀出的代碼是指令還是數據。解：計算機可以從時間和空間兩方面來區分指令和數據，在時間上，取指周期從內存中取出的指令，而執行周期從內存取出或往內存中寫入的是數據空間上內存中取出指令送控制器而執行周期從內存取的數據送運算器、往內存寫入的數據也是來自于運算器。用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。證明：假設（1）存儲器模塊長等于數據總線寬度（2）模塊存取一個字的存儲周等于T.（3）總線傳送周期為τ（4）交叉存儲器的交叉模塊數m.交叉存儲器為了實現流水線方式存儲，即每通過τ時間延遲后啟動下一模快，應滿足T=m(1)交叉存儲器要求其?？鞌?gt;=m,保證啟動某?？旌蠼沵時間后再次啟動該模快時上存取操作已經完成。這樣連續讀取m個所要時間為t=T+(m–1)τ=m+m–τ=(2m–1)τ(2)故交叉存儲器帶寬為W1=τ(3)而順序方式存儲器連續讀取m個所需時間為t=mT=m×τ(4)存儲器帶寬為=1/t=×τ(5)比較(和式知，交叉存儲器帶>順存儲器帶寬。10

列表比較CISC處機和RISC處機的特點。---專業資料

-

-

-比較內容指令系統指令數目指令格式尋址方式指令字長可訪存指令各種指令使用頻率各種指令執行時間優化編譯實現程序源代碼長度控制器實現方式軟件系統開發時間

CISC復雜、龐大一般大于200一般大于4一般大于4不固定不加限定相差很大相差很大很難較短絕大多數為微程序控制較短

RISC簡單、精簡一般小于100一般小于4一般小于4等長只有LOAD/STORE指令相差不大絕大多數在一個周期內完成較容易較長絕大部分為硬布線控制較長11設儲器容量為128M字字長64位模塊數，分別用順序方式和交叉方式進行組織。存儲周T=200ns，據總線寬度為64位總線傳送周期τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少？15PCI總線中三種橋的名稱是什么？簡述其功能解PCI總有三種橋，即HOST/PCI（簡稱HOST橋/PCIPCI/LAGACY。在總線體系結構中，橋起著重要作用：（1）它接兩條總線，使總線相互通信。（2）橋一個總線轉換部件，以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統中任意一個總線主設備都能看到同樣的一份地址表。（3）利橋可以實現總線間的猝發式傳送。17

畫圖說明現代計算機系統的層次結構P13-145級4級3級2級1級

18

高級語言級編譯程序匯編語言級匯編程序操作系統級操作系統一般機器級微程序微程序設計級直接由硬件執行CPU中哪幾類主要寄存器？用一句話回答其功能。解，數據緩沖寄存器）；B，指寄存器IR），程序計算器PC；D，數據地址寄存(AR)；通用寄存器（）；F狀態字寄存器）24簡總結一下，采用哪幾種技術手段可以加快存儲系統的訪問速度？---專業資料

---①內存采用更高速的技術手段，②采用雙端口存儲器，③采用多模交叉存儲器25求：[-y]補補(mod)證明：因為補[x]補[y]補[x]補[-y]又因為x+y]補[x]補+[y]補（mod2）所以y]補[x+y]補[x]補又補[x+(-y)]補[x]補[-y]補所[-y]補[x-y]補[x]補[y]補+[-y]補[x+y]+[x-y]-補[x]=0故-y]補-[y]補(mod)29設S，E，M三域組成的一個32位進制字所表示的非零規格化數x真值表示為x＝(-1)s×(1.M)×2E-127問：它所能表示的規格化最大正數、最小正數、最大負數、最小負數是多少？解）最大正數（２）最小正數01111111111111111111111111111111X=]×2（３）最小負數１11111111111111111111111111111X==-[1+(1-2)]2

00000000000000000000000000000000×（４）最大負數１0000000000000000000000000000000×30

畫出單級中斷處理過程流程圖（含指令周期35

寫出下表尋址方式中操作數有效地址E的法。---專業資料

-

-

-序號12345678910

尋址方式名稱立即寄存器直接寄存器間接基址基址＋偏移量比例變址＋偏移量基址＋變址＋偏移量基址＋比例變址＋偏移量相對

有效地址EARiD(Ri)(B)(B)+DD(B)++D(B)+(I)*S+D）+D

說明操作數在指令中操作數在某通用寄存器RiD為移(R為主存地址指示器iB為址寄存器I為址寄存器，S比因子PC為序計數器40為么在計算機系統中引DMA方來交換數據？若使用總線周期挪用方式控器占用總線進行數據交換期間，CPU于何種狀態P253、254為了減輕cpu對I/O操作的控，使得的率有了提高?？赡苡龅絻煞N情況：一種是此時CPU不要訪內，如CPU正在執行乘法命令；另一種情況是I/O設訪內優先，因為I/O訪有時間要求，前一個I/O據必須在下一個訪內請求到來之前存取完畢。41

何謂指令周期？CPU期？時鐘周期？它們之間是什么關？指令周期是執行一條指令所需要的時間，一般由若干個機器周期組成，是從取指令、分析指令執行完所需的全部時間。CPU周又稱機器周，CPU問一次內存所花的時間較長，因此用從內存讀取條指令字的最短時間來定義。一個指令周期常由若干CPU期構成時鐘周期是由CPU時定義的定長時間間隔，是工作的最小時間單位，也稱節拍脈沖或T周47

比較cache與存的相同點和不同點。相同點）出發點相同；都是了提高存儲系統的性能價格比而構造的分層存儲體系原相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調入相對高速而小容的存儲不同點：）側重點不同cache主解決主存和CPU的度差異問題；虛存主要是解決存儲容量問題。）數據通路不同；CPUcache主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。）透明性不同；cache對系統程序員和應用程序員都透明；而虛存只對應用程序員透明。）命名時的損失不同；主存未命中時系統的性能損失要遠大于cache未中時的損失。48

設N]=a…aa，中a是號位。證明：當N≥0，a=0,真N=[N]=a…aa=②當N＜0，a=1，[N]=1…aa依補碼的定義,真值N=[N]－2^(n+1)=aa…a—2^(n+1)=---專業資料

---綜合以上結果有

設x=-18，y=+26數據用補碼表示，用帶求補器的陣列乘法器求出乘積，用十進數乘法進行驗證。解符號位單獨考慮X為符號用二進制表示為0為值符號用1表?！綳】=101110】=011010兩者做乘法10010x11010-----------0000010010000001001010010----------------111010100結果化為10進就是468符號位進行異或操作0異1得1所以二進制結果為1111010100化為十進制就是-468十進制檢驗：-18x26=-468圖1所示的系統中A、D個設備構成單級中斷結構，它要求CPU在執行完當前指令時轉向對中請求進行服務。現假設：①T為詢鏈中每個設備的延遲時間；②T、T、T、T分為設備A、D的務序所需的執行時間；③T分為保存現場和恢現場所需的時間；④主存工作周期為T；⑤中斷批準機構在確認一個中斷之前要即將被中斷的程序的條指令執行完畢。試問在確保請求服務的四個設都不會丟失信息的條件下斷和的最時間是多少？中斷極限頻率是多少？解假設主存工作周期為T，行條指令的時間也設為T。則中斷處理過程和各時間段如圖B17.3所。當三個設備同時發出中斷請求時，依次處理設備A、C的間如下：t+3T+T+T+T（下標分別為A,M,DC,S,A,Rt+2T+T+T+T(下標分別為B,M,DC,S,B,R）t+T+T+T+T（標分別為C,M,DC,S,C,R達到中斷飽和的時間為：T=+t+t---專業資料

12---12中斷極限頻率為f1/T某計算機有圖2所的功能部件，其中為存，指和數據均存放在其中MDR為存數據寄存器為存地址寄存器R0～R3為用寄存器IR為令寄存器PC為序計數（有自動加1功為暫存寄存器ALU為算術邏輯單元，移位器可左移、右移、直通傳送。(1)將所有功能部件連接起，組成完整的數據通路，并用單向或雙向箭頭表示信息傳送方向。(2)畫出“，）指令周期流程圖。該令的含義是將R中的數與R）示主存單元中的數相加，相加的結果直通傳送至R中(3)若另外增加一個指令存器，修改數據通路，畫出⑵的指令周期流程圖。解（1）各功能部件聯結成如圖示數據通路：移位位ALU

-

aIRPCC

RRR

012

MDRMD

R

3MAR（2）此指令為RS型令，一個操作數在R中，另一個操作數在為址的內存單元中相加結果放在中（PC）→M→MDR→IR）譯碼

送當前指令地址到MAR取當前指令到，，取下條指令做好準備（）

取R操作→（）

R

中的內容是內存M→

從內存取出數→暫（）（）

暫存器C和D中數相加后---專業資料

---

參見圖1，這是一個二維中斷系，請問：①在斷情況下，CPU和備優先級如何考慮？請按降序排列各設備的中斷優先級。②若CPU執行設備C的斷服務程序，IM1，IM0狀態是什么？如果CPU執行設備H的斷服務程序，的態又是什么？③每一級的IM能對某個優先級的個別設備單獨進行屏蔽？如果不能取么方法可達到目的？④若設備C一提出中斷請求，CPU立進行響應，如何調整才能滿足此要求？解(1)中斷情況下CPU的先級最低。各設備優先級次序是A-B-C-D-E-F-G-H-I-CPU(2)行設備B的斷服務程序時IMIMIM=111；行設備的斷服務程序IMIM=011。(3)一級的IM標不能對某優先級個別設備進行單獨屏蔽?？蓪⒔涌谥械腂I（中斷允許）標志清0禁止設備發出中斷請求。(4)使C的斷請求及時得到響應，可將C從第二級取出，單獨放在第三級上，使第級的優先級最高，即IM=0即可。

已知x=-001111，y=+011001,求：①[x][-x]補，補，[-y]補；②x+y,x-y,判斷加減運算是否溢出解[x]原100111[x]=1110001[-x]=0001111[y]原0011001[y]=0011001補=1100111X+y=0001010x-y=1011000機器字長32位，常規設計的物理存儲空間32M，若將物理存儲空間擴展到256M，提出一種設計方案。解用多體交叉存取案即將主存分成8相互獨立容量相同的模塊M，M，M…，個模塊32M×32位。它們各自具備一套地址寄存器、數據緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖有兩個浮點=2×S,N=2×S，中階碼用4位碼、尾數用8位碼示（含1位號位）。設j=(11),S=(+0.0110011),j=(-10)=(+0.1101101)，N+N，寫出運步驟及結果。解(1)浮乘法規則：N×N=（2×S）××S）=2+（S×S）---專業資料

---(2)求和：j+j=0(3)數相乘：被乘數S，乘數S=0.1011尾數絕對值相乘得積的絕對值，積的符號位=0=0。按無符號陣乘法器運得×N=2×0.01100011（4）尾數規格化、舍入（尾數位）N×N（+）=（+0.1100）×2圖2所示為雙總線結構機器的數據通路為指令寄存器PC為序計數具自增功能M為存（受R/W#號控制）地址寄存器，DR為據緩沖寄存器ALU由、減控制信號決定完成何種操作，控制信號G控的是一個門路。另外，線上標注有小圈表示有控制信號，例中y表i示y寄存器的輸入控制信號為存器的輸出控制信號，未標字符的線為直通線，不受控制。①“ADDR2,R0指令完()+(R→R的功能操作，畫出其指令周期流程圖，假設該指令的地址已放入PC中并在流程圖每一個CPU周右邊列出相應的微操作控制信號序列。

②若（取指周期）縮短為個CPU周，請先畫出修改數據通路，然后畫出指令周期流程圖。解（1）R2，R0”指令是一條加法指令，參與運算的兩個數放在寄存器R2和R0中，指令周期流程圖包括取指令階段和執行指令階段兩部分（為簡單起見，省去了“→”號左邊各寄存器代碼上應加的括）。根據給定的數據通路圖，“ADDR2，R0”令的詳細指令周期流程圖下如圖a所，圖的右邊部分標注了每一個機器周期中用到的微操作控制信號序列。（2）SUB減指周期流程圖見下圖b所示。---專業資料

X---X

某機的指令格式如下所示X為尋址特征位：X=00：直接尋址；X=01：用變址存器尋址；X=10用變址寄存器R尋；X=11：對尋址設PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表六進制數），請確定下列指令中的有效地址：①4420H②2244H③1322H④3521H解）X=00,D=20H有效地址2),D=44H有效地址E=1122H+44H=1166H3)X=11,有地址E=1234H+22H=1256H4)X=01,有效地址E=0037H+21H=0058H5）X=11,D=23H有地址E=1234H+23H=1257H圖1為機算器框圖～BUS為3條總線，期于信號如、h、LDR～LDR、S等為電位或脈沖控制信號。①分析圖中哪些是相容微操信號？哪些是相斥微操作信號？②采用微程序控制方式，請計微指令格式，并列出各控制字段的編碼表。解1）容微操作信號LRSN相微作信號a,b,c,d2）當24個制信號全部用微指令產生時，可采用字段譯碼法進行編碼控制，采用的微指令格式如下（其中目地操作數字段與打入信號段可結合并用，后者加上節拍脈沖控制即可3位3位5位4位3位2位×××

×××××××××××××××××目的操作數源作數編碼表如下：

運算操作

移動操作直控制判別下字段目的操作數字段

源操作數字段

運算操作字段

移位門字段

直接控制字段LDR

001010

a,b,

001e010f011g

MSSSS

L,R,S,N

j,+1LDRLDR

011100

c,d,

100hLDRCPU執一段程序時cache完存取的次數為2420次主存完成的次數為80次已知cache存儲周期為40ns主存存儲周期為200ns，求cache/主存系統的效和平均訪問時間P94例6---專業資料

---某機器單字指令為32位共有40條令，通用寄存器有128個主存最大尋址空間為64M。尋址式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設計指令格式，做必要說明。一條機器指的指令周期包括取指）、譯碼（ID）、執行（）寫回（）四個過程段，每個過程段1個時鐘周期T完。先段定機器指令采用以下三種方式執行：①非流水線（順序）方式，②標量流水線方式，③超量流水線方式。請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率P163---專業資料

---CPU的數據通路如圖1所運器中R～R為用寄存器為數據緩沖寄存器，PSW為狀態字寄存器。D-cache為據存儲為指令存儲器，PC為序計數器（具有加1功），IR為令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如表讀出R寄器，表示寫入R寄器。機器指令“STOR1,(R2)”現的功能是：將寄存器R1中數據寫入到R2為地址的數存單元中。請畫出該存數指令周期流程圖在CPU周期框外寫出所需的微操作控制信號個CPU周含T～T四時鐘信號，寄存器打入信號必須注明時鐘序號）---專業資料

oo2o0---oo2o0某計算機的儲系統由cache和磁盤構成的問時間為15ns被訪問的單元在主存但不在cache中，需要用60ns的間將其裝入cache然后再進行訪問；如果被訪問的單元不在主存中，則需要的間將其從磁盤中讀入主存，然后再裝入cache中開始訪問。若cache的中率為，存的命中率為60%求該系統中訪問一個字的平均時間。解t+10%*60%(t+t)+10%*40%+t+t表未命中時的主存訪問時間c示命中時的cache訪時間k表示訪問外存時圖1所為總線結構機器的數據通路IR為指令寄存器為序計數具有自增功能為據存儲器（受/W號控制為址寄存器為數據緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標注有小圈表示有控制信號，例中y示iy寄存器的輸入控制信號為寄存器的輸出控制信號，未標字符的線為直通線，不受控制。旁路器可視為三態門傳送通路。①“SUB，R”指令完成RRR的能操作畫出其指令周期流程圖并出相應的微操作控制信號序列設該指令的地址已放入0PC中②若“指周期縮短為一CPU周期請在圖上先畫出改進的數據通路，然后在畫出指令周期流程圖。此時指令的指令周期是幾個CPU周期?與第①種情相比，

取

PC→AR

PC,G減法指令速度提高幾倍？解指是加法指令與運算的二數放在R2，相加結果放在R0中周期流程圖圖A3.3包取指令階段和執

指

M→DRDR→IR

R/W=1DR,G行指令階段兩部分。每一方框表示一個CPU周。其中內表示數據傳送路徑，框外列出微操作控制信號圖見左行

執

R2→YR→X

R,GR,G--

-

+

達式：

---某加法器進位鏈小組信號為C4C3C2C1，低位來的進位信為C0，請分別按下兩種方式寫出的邏輯表①

串行進位方式②

并行進位方式解：）串行進位方式：C=G+PC其：=AB=A⊕BCG+PCG=AB，P=A⊕BCG+PCG=AB,P=A⊕BCG+PCG=AB,=A⊕B(2)并進位方式C1=G1+P1C0C2=G2+P2G1+P2P1C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G—G，P—P表達式與串行進位方式相同。設兩個浮點=2×S,N=2×S，中階碼3位移），尾數4位數符1位。設：j=(-10),S=(+0.1001)j=(+10),S=(+0.1011)求N，出運算步驟及結果，積的尾數占4，按原碼陣列乘法器計算步驟求尾數之積。解因為X+Y=2×（Sx+Sy（Ex=Ey以X+Y要過對階、尾數求和及規格化等步驟。（1）對：（-10（+10）所Ex<E