上課手機關了嗎？講義內容LP需求、必要性便攜和電池，散熱和封裝制冷成本，器件極限和可靠性、性能極限，環保功耗源電路級LP技術工藝級LP技術邏輯（門）級LP技術RTL級LP技術算法級LP技術體系結構級LP技術系統級LP技術EDA技術動態、泄漏、短路、靜態封裝、低VDD、多VDD、多VT邏輯風格降低gltich、信號同步、門控時鐘并行、流水線、預計算減運算，運算替換，編碼LP設計方法學、設計流程、庫、EDA廠家工具介紹異步電路，功耗管理，動態電源電壓調整，門控功耗度量跳變能耗、峰值功耗、平均功耗、功耗延遲積模擬實現還是數字實現？模擬LP設計影響因素，數/模選擇原則低擺幅，電荷循環利用上一講分析了功耗源目的是有的放矢地進行LP四種功率源泄漏直通靜態動態第3講工藝和器件級的LP技術本講內容工藝和器件級最低層級工藝設計師的天地IC設計師仍有作為制造特征尺寸電源電壓閾值電壓柵介質材料封裝信號從die上的pad到chip上的leg（foot）本講內容降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現降低動態功耗—特征尺寸降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現特征尺寸選擇先進工藝，可降低節點電容柵電容和漏電容PN結寄生電容互連線寄生電容通常互連線層數較多，有利于降低節點電容MIPS從0.8m工藝改為0.64m，工藝改變使同一微處理器功耗降低25％先進工藝有利于LP先進工藝特點低節點電容低K絕緣介質、小尺寸，導致低節點電容低電阻率的導電金屬層由AL互連改為Cu互連多層互連線，在布線階段，可考慮每個節點的活性，優化互連線，縮短活性高的節點的連線，降低寄生電容C低VDD加工成本高結論在加工成本允許范圍內，盡可能選用先進工藝降低動態功耗—電源電壓降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現降低電源電壓工藝進步電源電壓下降從5V降到3.3V，功耗降低56％微處理器設計廠商一般都有低電壓微處理器降低電源電壓會帶來性能下降如何既LP又不影響電路性能？采用特殊電路設計技術采用的主要技術：并行技術，流水線技術等代價是增大面積面積越來越便宜采用多電源電壓技術在關鍵路徑使用高電源電壓在非關鍵路徑使用低電源電壓實際芯片中如何應用多電源電壓技術？為了減小多電源電壓時物理布線的復雜度，具有相同電源電壓的門在電路拓撲圖中以簇組織，芯片被劃分成多個不同區域（電壓島）幾種多VDD技術的LP試驗結果電源電壓為5V和4V時，功耗平均分別降了22.97％、7.17％、13.34％電源電壓為5V和3V時，功耗平均分別降了32.28％、8.99％、43.18％電源電壓為5V、4V和3V時，功耗平均分別降了34.72％、17.6％、44.97％幾種多VDD技術的LP試驗結果當代SOC設計中采用的多VDD技術靜態多電壓：StaticVoltageScaling(SVS)differentblocksorsubsystemsaregivendifferent,

fixedsupply

voltages.動態多電壓：Multi-levelVoltageScaling(MVS)ablockorsubsystemisswitchedbetweentwoormorevoltagelevels.Only

afew,fixed,discretelevelsaresupportedfordifferentoperatingmodes.動態變電壓/頻率：DynamicVoltageandFrequencyScaling(DVFS)A

largernumberofvoltagelevelsaredynamicallyswitchedtofollowchanging

workloads自適應變電壓：AdaptiveVoltageScaling(AVS)anextensionofDVFSwhereacontrolloopis

usedtoadjustthevoltage多VDD技術的實施條件

單元庫要支持多電壓要提供電平轉換單元（Levelshifters）要提供隔離單元（IsolationCells，clamps/fencinglogic）當某一區域powerdown后，需要斷開該區域與外界的通信該區域的驅動其他活動區域的輸出信號不能浮置，不能引入附加延遲要提供門控電源單元（Power-gatingCells）用MTCMOS（multi-threshold-CMOS）或休眠MOS管實現用狀態記憶門控電源寄存器或鎖存器實現（stateretentionpowergating，SRPG）；SRPG保存掉電前的邏輯狀態，并在該區域掉電后仍對SRPG供電Levelshifters

&clamps不同電壓域之間的信號傳遞：電平轉換&信號隔離CharacterizationandSTA（statictiminganalysis）單元庫的特征化和整個芯片的STA都不再基于一個固定電源電壓進行，更加復雜Floorplanning,Powerplanning,Grids增大布局和電源網格的復雜度Boardlevelissues芯片的驅動電路板需提供多電源（regulators）Powerupandpowerdownsequencing上電順序很重要，否則可能導致死鎖（deadlock）多VDD技術的挑戰VoltageScalingInterfaces–LevelShifters信號從低電壓域到高電壓域時，為什么需要？0.9V信號驅動1.2V門會導致門的NMOS和PMOS支路均導通，引起直通功耗標準單元庫是基于上升/下降延遲小、滿擺幅的輸入信號進行特征化的。低擺幅信號接入高電壓庫單元時，會導致一個域中的driver和另一個域中的receiver的信號上升/下降時間惡化，導致時序出錯和過大直通功耗最佳解決之道送入各域的信號都符合該域對輸入信號的電壓擺幅、上升/下降時間要求用levelshifters做域間緩沖器把時序和電壓擺幅問題在每個域的邊界處解決掉，每個域內部時序不受外來信號特性影響，降低設計難度UnidirectionalLevelShifters其設計是模擬電路設計問題通常設計為單向應用中的問題用于staticvoltagescaling沒問題用于MVS、DVFS、AVS時會有麻煩設計師必須讓各電壓域之間有確切的關系，才能使用這種單向LevelShifter“alwayshigher”,“alwayslower”,“alwaysthesame.”設計雙向LevelShifter從系統角度看有好處，但還存在實際困難LevelShifters–HightoLowVoltageTranslation按理講：信號從高電源域出來送到低電壓域，可以不用專門做shifter為什么還要專門做？為了時序安全若直接接入，則整個庫需要重新進行特征化，才能支持精確的靜態時序分析即庫中每個門都必須針對任意輸入電壓擺幅進行特征化若采用專門做的高到低轉換庫單元該庫單元已針對電平轉換需要進行了特征化不需要整個庫重新特征化LevelShifters–HightoLowVoltageTranslation工作原理兩級反相器構成的buffer，會引入一定時延，但對時序影響甚小只用VDDL即可LevelShifters–Low

to

HighVoltage

Translation若低壓域信號直接接入高壓域？driver方電壓低，驅動能力弱，接收方輸入信號上升/下降時間長，導致較大直通功耗Clocktree穿過不同電壓域時，域界面處buffer的上升/下降時間變差，會增大時鐘偏斜必須設計專門的levelshifter提供快速的、全擺幅的信號到高電壓域設計工具可對它精確建模，用于準確的時序分析有多種實現結構一種簡單結構的Low-to-Highlevelshifter需VDDL和VDDH，共享VSS對這種庫單元在很大電壓范圍內進行特征化，保證靜態時序分析的正確與高到低shifter相比，引入的延遲大用于關鍵路徑上的不同電壓域模塊時，需考慮shifter延遲以及物理布線約束LevelShifters–Low

to

HighVoltage

TranslationLevelShifterPlacement電平轉換器的放置高到低的轉換器通常放置在低壓域因為它只使用VDDLLevelShifterPlacement低到高的轉換器可放置在低壓域、高壓域或兩域中間由于轉換器需VDDL和VDDH，電源線布線會復雜；0.9V電源線需要穿過1.1V區到達1.2V區LevelShifterPlacement建議放置在高壓域原因是：轉換器中的輸出驅動級需要較大驅動電流以驅動高擺幅電路，輸入級需要的驅動電流相對較小若放置在0.9V低壓區，則1.2V電源線需穿過1.1V電壓域，長連線導致IR壓降增加，不利于使輸出驅動級的驅動能力最大化輸出驅動級輸入級LevelShifterPlacement低到高的轉換器建議放置在高壓域若兩個域間距足夠小，庫中buffer的驅動能力足夠大，則在低壓域放置一個驅動buffer即可若需在1.1V域加Buffer，則電源線布線復雜AutomationandLevelShifters電平轉換器不影響電路功能只是buffer現代綜合工具自動插入不需改動RTL文件EDA工具允許設計者指定放置策略低到高轉換器放置在低壓域、高壓域、中間地帶？設計者指定插入條件哪一個模塊需要插入？電壓差超過多少時插入？LevelShifterRecommendationsandPitfalls建議放置在目標域低到高轉換器會引入顯著延遲，在設計關鍵路徑模塊時需注意這個問題不同電壓域之間究竟該插入低到高還是高到低轉換器，這個問題需明確缺點若不同電壓域之間電壓高低關系是變化的，那就需要特殊的轉換器來滿足這個需要，會使得時序驗證變的復雜TimingIssuesinMulti-VoltageDesignsClocksClock信號需通過levelshifter穿行于各電壓域要保證把時鐘偏斜控制在一定范圍內增大了時鐘樹綜合工具的工作量對Multi-levelVoltageScaling(MVS)技術，更增加該問題復雜度TimingIssuesinMulti-VoltageDesignsStaticTimingAnalysis靜態多電壓時時序分析不算太復雜，EDA工具可以解決得很好只需根據各模塊所使用的電壓值，對庫進行特征化，即可得到精確的時序信息MVS技術會給EDA工具帶來挑戰一個模塊在不同工作模式下需要不同的電源電壓對于不同電源電壓，必須提出不同的時序約束綜合后的電路，必須同時在0.9V和1.1V時都滿足各自的時序約束PowerPlanningforMulti-VoltageDesign為各電源域供電需要各自的電源網絡需要布線布通從壓點到各電壓域的電阻小（IR降小）對于倒焊（flip-chip）芯片可以在各電壓的上方設置一個電壓PAD布通和IR降的壓力較小對于傳統的邊焊芯片電源只能從芯片周邊的壓電點引到內部的各電壓域布通和IR降的壓力較大多電壓域的數目可能要限制一下只有能顯著LP的域才采用多電壓SystemDesignIssueswithMulti-VoltageDesigns上電次序問題各電壓精確地同時上電不現實需明確定義各電壓域的上電次序，以保證芯片正常工作一些IP本身就要求按一定次序上電一種解決上電問題的方法首先，保證SOC各模塊均已完成初始上電（power-on-resetSchmittcircuit）然后，由定時器（timer）來判定PLL（Phase-Locked-Loops）和clock是否已穩定下來最后，用握手協議來掌控更復雜的DVFS上電問題SystemDesignIssueswithMulti-VoltageDesigns需控制好各電源電壓的上升/下降過程系統在運行過程中，電源電壓經常會被改變要避免電壓過高沖（overshoot）或過低沖（undershoot）高沖或低沖超過目標電壓一定限度，會引起電路出錯或死鎖解決方法控制好初始加電過程控制好芯片工作后voltageregulator的性能電源控制軟件電源電壓控制器通常由CPU運行電源控制軟件來控制與其他系統軟件集成在一起MVS/AVS每個區域選擇一個電源電壓后不再改變不同任務對性能的要求不同，IC性能在動態變化；各任務所需性能的高低由系統軟件來標識，并告知硬件所需電壓值；靜態多電壓的一種實現由高VDD區到低VDD區可以不需電平轉換電路由低VDD區到高VDD區需電平轉換電路提供隔離采用靜態多電源電壓技術的SOC的分析與設計多電源電壓技術使版圖設計復雜化，主要是實現各模塊與對應的電源電壓線的互連過去，需設計者手工插入特定的電平轉換電路單元（實現信號電平轉換）和clamp電路單元（提供隔離），要考慮布局、與相應VDD的互連等問題過去，分析MVS設計的芯片也困難，因為用傳統的層級化建模方法為各電壓島建模對先進的工藝來說可能不夠準確目前方法ARM1136核有3400個信號要從0.8V電壓島到1.0V電壓島，需要3400電平轉換器ARMArtisan庫提供了電平轉換器單元和clamp單元，CadenceEncounter設計系統自動插入單元，自動連接相應VDD，自動根據時序、信號完整性、電源線布線，優化布局針對CadenceEncounterNanoRouteroutingengine，Cadence和ARM合作優化設計了電平轉換器電路動態變電壓原理通過仿真，分析SOC各種工作態對各電路模塊的性能要求（性能態），此階段被成為SOC的特征化（characterizationoftheSOC）在考慮了工藝偏差、溫度變化和電源線IR等影響后，確定各性能態所需最小電源電壓設計出能提供多種電壓的電源調制電路（supplyregulationcircuits－SRC），并考慮該電路模塊與SOC的通信方式有的把SRC集成到SOC中已用于多個投放于市場的產品中DVS的關鍵在于找出合理的任務調度的方法任務內動態的調整電壓的方法HFSM-SDF（層次化狀態機-同步數據流模型）RPI（實時任務執行路徑識別）VS（電壓調整器）計算電壓改變的比率：動態變電壓動態變電壓的LP效果和基于最差執行路徑進行DVS的方法(WCEP)比較，可節省20.7%的功耗；和基于平均路徑進行DVS的方法(ACEP)比較，可節省12.7%的功耗；和簡單的切斷電源的方法比較，可節省35.5%的功耗在任務內準確執行路徑的DVS的方法自適應變電壓（AVS）由NationalSemiconductor發明

商標：PowerWise原理SOC中嵌入監控器（monitor），監控器監控其電壓島的在當前電源電壓下的工作速度來自于監控器的數據被modecontrol分析后，通過一個專用接口，把信息發送給電源調制電路以改變電源電壓監控器內嵌在SOC中，自然就考慮了工藝偏差、溫度變化和電源線IR的影響PowerWise還可以減小泄漏功耗對雙阱工藝，動態調節MOS管的“體”端電壓，改變閾值電壓采用AVS和TS的圖像處理ICTS－ThresholdScaling處理器各處理獨立任務、有不同性能態，分別采用AVS和TSInter-CoreCommunicationsUnit實現處理器之間的通信0.13um雙阱CMOS工藝每個處理器有一個專用的外設處理模塊，分別采用TS采用多VDD技術的IC優化過程多電壓中的布局規劃多電壓的LP效果ARM1136JF-S（來自ARM公司）；ARMArtisan庫同一邏輯功能的庫單元采用了不同閾值，并支持多電壓操作芯片速度要求是350MHz低VDD會低速度，因此需根據速度要求，確定電路的各部分適用的VDD，即電壓區域劃分（電壓島的劃分）關鍵路徑模塊用90nm工藝的標準VDD，1.0V。非關鍵路徑模塊用0.8V電源電壓，可降低36%的動態功耗動態多電壓和變電壓的LP效果P隨f的變化FV：FixedVoltage；1.2VDV：DynamicVoltage；1.2V和0.9VAV：AdaptiveVoltage；從1.2V到0.7V的三種process/temperature情況下電源電壓降低的極限電源電壓能否無限下降？電源電壓的理論極限MOSFET工作在亞閾區（VG<VT）對反相器：直流增益G必須大于1為了健壯性，Gmax取10。n＝1.5時，VDD＝0.141972年至今陸續設計出電源電壓為0.2伏的CMOS芯片該理論極限也適用于工作于強反型區的晶體管實際取2-3倍VT由第一講結果可知，此時功耗延遲積最小噪聲容限限制器件特性變壞限制降低動態功耗—封裝降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現I/O的節點電容對動態功耗的影響功耗根源驅動片外大電容負載片外負載電容量級：5

~幾十pF片內節點電容量級：幾十fF傳統封裝工藝

每個管腳電容：13-14pF 壓點：10pF；印刷電路板：3-4pF內部操作功耗與I/O功耗比較實例－

32×32乘法器的“乘”操作能耗32×32位“乘”操作所需的最小能耗“Designtechniquesforenergyefficientandlow-powersystems”,Journalofsystemsarchitecture,2000,vol46,Iss1取數據的I/O能耗32×32位“乘”所需最小能耗從memory取數據時，容性I/O消耗的能量取數據的I/O能耗和乘操作能耗比較從memory取數據時，一個容性I/O消耗的能量采用24-bit地址字、3-bit控制字，傳輸32-bit數據能耗32×32位“乘”所需最小能耗對0.25微米1.8V工藝乘法操作能耗更小I/O能耗基本不變如何降低I/O上的動態功耗？功耗根源驅動片外大電容負載（量級：5

~幾十pF）片內節點電容量級：幾十fFLP策略減少外部輸出，從而避免驅動大電容負載在一個襯底上多芯片集成（SOC）降低外部輸出信號頻率降低外部輸出信號擺幅盡量減小片外負載選擇LP的封裝方式

SIP（systeminapackage）選擇LP的封裝形式封裝的作用為die提供機械支撐、保護和電熱連接LP的封裝一代IC需要一代封裝80年代之前：以DIP（

dualin-linepackage）為代表的通孔封裝引腳少，間距固定，寄生電容大80年代：以QFP（

(dualflatpackage)）、SOP（smallout-linepackage）為代表的表面貼裝引腳多、密，間距可調，寄生電容減小90年代：以BGA（焊球陣列封裝）為代表在底部安裝引線，寄生電容更小，高速、LP選擇LP的封裝形式SIPsysteminapackage多個die、無源元件集成在一個封裝里DSP、MCU、FlashMemory、RF、MEMS、C、L等可顯著降低I/O功耗，提高性能美國佐治亞理工設計的SLIM在封裝效率、性能、可靠性方面提高10倍功耗、尺寸和成本顯著下降一般用于小量、低成本、應用周期短的產品SOC用于大量、應用周期長的高端產品針對電路特點開發的兩個LP工藝延遲小，泄漏時間短，開關功耗小，靜態功耗大適于高跳變率的靜態邏輯延遲大，泄漏時間長，開關功耗大，靜態功耗小適于低跳變率的靜態邏輯和動態邏輯（泄漏時間較長）1995，100MHz32-bitDSP,0.9v,4mW,0.25um降低泄漏功耗—新工藝降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現泄漏功耗—困擾先進工藝的核心問題泄漏電流包括亞閾值泄漏、PN結泄漏、柵泄漏、柵漏泄漏（gateinduceddrainleakage，GIDL)等泄漏功耗占總功耗的百分比小于5％，0.25μm20-25％，130nm40％，90nm50-60%，65nm130nm工藝0.7V的Vth，泄漏電流約10-20pA/晶體管0.3V的Vth，泄漏電流約10-20nA/晶體管1M個晶體管，泄漏電流為8mA[1]困擾CMOS技術進步多年必須改進工藝，改進器件結構，保障器件特性并降低泄漏電流不損害性能當代CMOS工藝的泄漏功耗問題泄漏功耗的增大會以指數關系增大芯片的失效率降低方法工藝級控制器件的物理結構尺寸（氧化層厚度、結深等），并且改變器件的注入情況可以使泄漏電流減小工藝設計師的職責電路級控制每個MOSFET的四個端（漏、柵、源、襯底）上的電壓，可以有效地調整晶體管的閾值電壓和泄漏電流電路設計者的工作TI公司TexasInstruments05年9月宣布解決了65nm工藝的過大的泄漏電流問題從90nm工藝進步到65nm采用了名為SmartReflex的工藝技術，在器件、電路設計和軟件設計三方面解決功耗和性能問題并不是單獨從采用高K介質解決柵泄漏問題Intel公司有兩個65nm工藝P1264，針對高性能IC，已在2003年量產P1265，針對超低功耗IC，05年9月在流片測試工藝用于手機、PDA、低功耗CPU等芯片生產AMD等公司都在研發LPCPU05年9月宣布，通過改進其P1264工藝，晶體管中的亞閾值泄漏、PN節泄漏、柵氧化層泄漏得到降低增加了柵氧化層厚度，犧牲了性能調整溝道注入，提高閾值電壓提高源漏區注入，實現超淺結P1265工藝，針對IC設計/制造中的功耗和泄漏問題，基于P1264開發Intel的第一條專門針對超低功耗IC，量身打造的工藝泄漏電流僅0.1nA/micron（P1264為100nA/micron，相差1000倍）適當犧牲了性能：晶體管速度比高性能65nm工藝慢2倍8-metal，銅互連，低K電介質層，應變硅技術（strained-silicon）

NEC公司超低功耗工藝目標針對移動用芯片的設計和制造把目前傳統SOC的功耗降為原來的1/30，使電池充電一次的使用壽命延長為目前的10倍工藝節點瞄準為65nm和45nm對于需要降低泄漏電流的IC，柵泄漏和GIDL比亞閾值泄漏大在低泄漏工作模式下，體偏置方法會增大GIDL減少泄漏電流的措施降低亞閾值泄漏采用對體偏置電壓比較敏感的結構，體偏置方法不能降低GIDL和柵泄漏降低柵泄漏高K（HfSiON），高K也能降低GIDL降低GIDL溝道改進以降低GIDL05年9月時靜態泄漏電流的實驗室水平NFET為1.4pA，PFET為0.3pA降低泄漏功耗—閾值電壓降低動態功耗特征尺寸選擇先進工藝，以降低節點電容電源電壓降低電源電壓，以降低動態功耗封裝降低壓點上的動態功耗降低泄漏功耗開發LP新工藝閾值電壓采用多閾值技術，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實現柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗工藝級LP設計實例

FFT芯片的LP實現閾值電壓和功耗、延遲的關系閾值電壓的改變對功耗、延遲的影響VT較小，則增大亞閾值泄漏功耗，但可降低延遲，提高速度VT較大，則減小亞閾值泄漏功耗，但增大延遲，降低速度不希望犧牲任何一個指標，如何解決好這個矛盾關系？閾值電壓的影響因素和調節方法影響閾值電壓的因素？多閾值的實現方法從工藝上解決工藝本身就提供多閾值MOS管從設計上解決工藝沒提供多閾值MOS管由電路設計師來解決如何解決？調節襯底偏壓閾值電壓的調節功函數差、氧化層厚度、摻雜等改變襯底偏置電壓多閾值技術（Multi-ThresholdLogic）本質思想需要LP，則采用高閾值需要速度，則采用低閾值現代LP設計所追求的目標在不犧牲速度的前提下實現LP如何實現多閾值？目的解決先進工藝的泄漏功耗過大問題VT對延遲和泄漏功耗的影響相反延遲（速度）與泄漏功耗的關系多閾值技術（Multi-ThresholdLogic）90nm工藝多閾值技術帶來的新問題多閾值技術以LP每個庫單元提供三個類型：低閾值、典型閾值和高閾值綜合工具根據路徑的不同，自動選擇所需類型的庫單元，實現時序和功耗的同時優化綜合的流程綜合的目標是盡可能減少低閾值、高速度晶體管的數目，僅把它們用于關鍵路徑初始綜合是根據主單元庫完成其后再進行一次優化綜合，是根據附加庫（內含多閾值庫單元）若速度優先先用高速度、低閾值的庫進行綜合一遍再把非關鍵路徑上的庫單元替換為典型閾值或高閾值單元若LP優先先用低速度、高閾值的庫進行綜合一遍再把關鍵路徑上的庫單元替換為低閾值、高速度的單元多閾值技術實現LP的具體方法方法一——從空間上根據路徑的不同，采用不同閾值的MOS管方法二——從時間上根據電路工作狀態的不同，動態調整閾值不用路徑采用不同閾值的MOS管從空間（電路拓撲結構）上關鍵路徑用低閾值MOS管保證速度優先，不考慮LP非關鍵路徑用高閾值MOS管既保證速度，又降低泄漏功耗不同路徑采用不同閾值MOS管局限？關鍵路徑是相對的，會發生變化仍能起到LP的作用，并保證速度雙VT和單VT32位加法器的路徑延遲最大延遲相同不同路徑采用不同閾值MOS管根據電路工作狀態動態調整閾值從時間上：根據工作狀態的不同，采用多閾值工作時，低閾值，保證速度不需要工作時，高閾值，LP動態調整閾值的不同實現方法MTCMOSMulti-ThresholdVTCMOSMs:高閾值管;M1/M2:低閾值管原理工作期間：stb＝0Ms

管導通，僅引入小串阻待機期間：stb＝1Ms管處于亞閾區，

VT高閾值，Isub很小增加了高閾值PMOS，降低泄漏功耗，

增加面積、工藝成本、延遲被成為PowerGating（門控電源）技術高閾值NMOS比高閾值PMOS優越相同溝道寬度下，引入的串阻小相同驅動下，面積小用門控電源技術降低泄漏功耗門控電源（PowerGating）通過電源開關，采用物理上將電路和電源或地斷開連接電源開關采用高閾值，邏輯單元采用低閾值（為多閾值MOS電路）強化關斷以降低亞閾值漏電功耗強化關斷方法插入PMOS（或NMOS）在standby期間，柵壓為VDD＋0.4（VSS-0.4）正常工作期間，柵壓為VSS（VDD）好處：一種MOS管；控制簡單門控電源結合門控時鐘門控電源結合門控時鐘門控電源用來降低泄漏功耗門控時鐘用來降低動態功耗門控電源結合門控時鐘動態改變閾值技術－DTMOS調節VBS柵襯短接的MOS管在工作時：源襯結正偏，形成寄生雙極管，增大導通電流在截止時：正常襯偏DTMOS比常規MOS電路LP，門延遲減少40％動態改變閾值技術－閾值電壓的縮放由性能要求決定CLK的頻率不同工作狀態下，需要的工作頻率不同閾值電壓根據工作頻率的不同，動態“縮放”，使電路頻率在滿足要求的前提下，盡可能降低亞閾值泄漏功耗SOI工藝在多閾值控制方面有一定優勢優點改變襯底電壓時充/放電電流小與體硅CMOS相比，SOI的襯底寄生電容小，充/放電電流比僅為體規CMOS的1/20可以通過調節背柵偏壓改變閾值電壓不足SOI工藝成本較高，仍不是主流工藝采用VTMOS技術的MPEG4芯片

的泄漏功耗測量結果工作時，低于10mA待機時，低于10uA用于實現反偏的電荷泵帶來的電流增大僅為0.2%為了通過反饋來控制襯底偏壓，需要體電勢探測電路，會消耗大約1μA的電流每周期，給阱電容充/放電的能量約為50nJ實現體電壓可調所需要的隔離和布線引起的面積增加約為5%從工作狀態轉到待機狀態，需要100μs；

從待機狀態轉到工作狀態僅需0.1μs“休眠慢喚醒快”的延遲特性可以讓人接受采用VTMOS技術的MPEG4芯片

的泄漏功耗測量結果如何控制襯底偏壓實現閾值電壓調節？如何實現該電路？VTCMOSVariableThresholdVTCMOS動態改變襯底偏置電壓工作期間：stb＝0Vnw＝VDD，Vpw＝0，VBS＝0待機期間：stb＝1Vnw＝2VDD，Vpw＝－VDD，高閾值VTCTL的電路實現VTCTL的工作原理VDD和GND:共用電源；2VDD和-VDD:另加電源待機：stb＝“1”，M1、M2關斷V1＝2VDD，V3=VDD，

Vnw=2VDDV2＝-VDD

，V4=GND，Vpw=-VDD工作：stb＝“0”，M1、M2導通V1＝0＋M3關斷，V3=2VDD，Vnw=VDDV2=VDD–M4關斷，V4=-VDD，Vpw=GND用雙脈沖電荷泵或單脈沖電荷泵產生2VDD用二極管電路或PMOS管產生-VDD實現電路參見[附錄]柵極泄漏電流柵氧層厚度太厚：導通電流小太薄：只有幾納米時，隧穿效應引起的泄漏電流再不可忽視如何降低柵泄漏功耗？為了速度，只能采用薄柵氧化層在薄柵氧化層情況下，如何降低柵泄漏功耗？傳統的熱氧化層柵介質泄漏電流嚴重，已不適于LPCMOS電路系統的工藝實現采用高K柵介質層代替二氧化硅能有效抑制柵泄漏電流是90nmCMOS工藝以下的關鍵技術高K柵介質氮氧化物三明治結構泄漏電流降低15%，電子遷移率增大15%，空穴遷移率不變原子層淀積法形成HfO2-Al2O3薄膜快速傅立葉變換處理器FastFourierTransform(FFT)chipsStanfordUltraLowPowerTechnologyGroupDepartmentofElectricalEngineeringStanfordUniversity/projects/ulp/ulp.html背景知識何謂FFT？它是一種運算是在DFT(DiscreteFourierTransform)基礎上，為了降低運算量而提出的快速、通用的DFT計算方法被廣泛用于數字信號處理傅立葉變換的各種形式離散傅立葉正/逆變換的計算量FFT處理器有重要應用FFT的提出，使DFT被廣泛用于各個技術領域FFT處理器在信號處理領域有重要應用LP的FFT處理器－SPIFFEE的設計要求LP性能室溫下，0.5V電源電壓下工作頻率可超過100MHz除考慮到低功耗、高性能、深流水外，還特別考慮了高度的健壯性加入掃描鏈，可以對每個功能模塊進行單獨測試所有電路模塊都被設計為可以在極低的時鐘頻率下工作，便于改變工作狀態技術方案的選擇技術方案的選擇1024-point的FFT處理器采用全定制設計專門針對LP設計處理36bitfixed-pointdata(18bitsrealand18bitsimaginary)為了保證計算精度，主數據通道是20-24bits每個周期，數據通道針對的計算acomplexradix-2butterfly，包括：4個乘,6個加,6個20bit讀,4個20bit寫,11個地址字的計算SPIFFEE結構布局圖和芯片照片

0.5μmULP（UltraLowPower）CMOS工藝SPIFFEE的有關參數460,000個晶體管包括8個128x36bitlowpowerSRAMswithhierarchicalbitlines4個16x40bitdualportedcaches2個256x40bitlowpowerROMswithhierarchicalbitlines4個20bitx20bitfullarraypipelinedmultipliers

6個24bitCLAaddersController,Voltagecontrolledoscillator,andtestcircuitrySPIFFEE的測試結果在0.4V電源下工作頻率為85MHz，功耗為8mW室溫下0.125V的電源電壓下仍可正常工作環振在Vdd=70mV時即可正常工作77K低溫下

0.027V的電源電壓下即可正常工作可在61μs內完成1024pointtransform的計算，能量利用率是已有產品的75倍以上SPIFFEE中采用的LP技術能在極低電源電壓下工作室溫下，0.125V的電源電壓下仍可正常工作77K低溫下，0.027V的電源電壓下即可正常工作多閾值技術芯片用可調節閾值的低閾值CMOS工藝制備，使電源電壓可大幅降低所有的襯底和阱偏置都不是直接接Vdd或Gnd，而是分別外接壓點，使得MOS管的閾值可調主存儲器的襯底/阱的偏置單接壓點，和處理器中其他電路模塊的襯底/阱偏置分開SPIFFEE中采用的LP技術降低I/O端口的動態功耗I/O端口的時鐘與處理器內部的時鐘分開便于測試便于配置為LP工作模式I/O壓點中有電壓平移電路使得處理器內核的電源電壓可以低于I/O壓點電路的電源電壓便于調節輸出信號擺幅、頻率便于調節處理器內核的工作電壓乘法器采用流水線陣列結構SRAM和ROM采用層級化位線結構SPIFFEE的三個不同芯片SPIFFEE的三個不同芯片SPIFFEE與其他商用FFT處理器的功耗比較FFT處理器的商用產品和研究類樣品很多實現方式專用的FFT處理器芯片PCB板級構成的軟/硬件共同實現的用DSP實現的選擇能進行1024-pointcomplextransform的進行了比較SPIFFEE與其他商用FFT處理器的功耗比較SPIFFEE與其他商用FFT處理器的功耗比較SPIFFEE與其他商用FFT處理器的功耗比較比較結果來自/~bbaas/fftinfo.html#Table只選擇了其中工藝相近或更好工藝的產品進行比較結論在性能相近的情況下，SPIFFEE的能量利用率最高小結降低動態功耗特征尺寸降低節點電容。從0.8m工藝改為0.64m，功耗降低25％電源電壓降低電源電壓，以降低動態功耗降低電源電壓而不影響性能的技術：并行，流水線，多電源電壓封裝降低壓點上的動態功耗。壓點：5－幾十pF；片內節點：幾十fF降低泄漏功耗開發LP新工藝閾值電壓采用多閾值、變閾值技術、強化關斷，在不影響電路速度的情況下降低亞閾值泄漏功耗采用VTMOS技術的MPEG4芯片的泄漏功耗：10mA－－10uA柵介質采用高K柵介質，在不影響電路速度的情況下減小柵極泄漏功耗15%工藝級LP設計實例SPIFFEE在性能相近的情況下，SPIFFEE的能量利用率是已有產品的75倍以上重點重點多電源電壓LP技術多閾值電壓LP技術講義內容LP需求、必要性便攜和電池，散熱和封裝制冷成本，器件極限和可靠性、性能極限，環保功耗源電路級LP技術工藝級LP技術邏輯（門）級LP技術RTL級LP技術算法級LP技術體系結構級LP技術系統級LP技術EDA技術動態、泄漏、短路、靜態封裝、低VDD、多VDD、多VT邏輯風格降低gltich、信號同步、門控時鐘并行、流水線、預計算減運算，運算替換，編碼LP設計方法學、設計流程、庫、EDA廠家工具介紹異步電路，功耗管理，動態電源電壓調整，門控功耗度量跳變能耗、峰值功耗、平均功耗、功耗延遲積模擬實現還是數字實現？模擬LP設計影響因素，數/模選擇原則低擺幅，電荷循環利用

下課附錄

VTCTL電路中2VDD和-VDD的產生方法VTCTL的電路實現用雙脈沖電荷泵產生2VDD不需要另加2VDD電源雙脈沖假設Ck1、Ck2不交疊，幅度:

0

-

VDD以VDD=5V，VT=1V為例雙脈沖電荷泵左電路5510555105549440V2105551055510550350V100500050005000ck250005000500050ck1V1和V2分別為與Ck1和Ck