第四章存儲器05二月20232目錄4.1存儲器概述 （理解）4.2SRAM存儲器 （理解）4.3DRAM存儲器 （掌握）4.4只讀存儲器和閃速存儲器 （理解）4.5并行存儲器 （理解）4.6CACHE存儲器 （掌握）05二月20233學習要求理解存儲系統的基本概念熟悉主存的主要技術指標掌握主存儲器與CPU的連接方法理解Cache的基本概念及工作原理掌握Cache-主存地址映射方法05二月202343.1存儲器概述3.1.1存儲器分類3.1.2存儲器的分級結構3.1.3存儲器的技術指標05二月202353.1.1存儲器分類（1/3）按存儲介質分半導體存儲器：用半導體器件(MOS管)組成的存儲器；磁表面存儲器：用磁性材料(磁化作用)做成的存儲器；光盤存儲器：用光介質(光學性質)構成的存儲器；按存取方式分隨機存儲器：存取時間和存儲單元的物理位置無關；順序存儲器：存取時間和存儲單元的物理位置有關；半順序存儲器：存取時間部分地依賴于存儲單元的物理位置；系統主存、Cache軟盤硬盤磁帶光盤半導體存儲器磁帶磁盤存儲器05二月202363.1.1存儲器分類（2/3）按存儲內容可變性分只讀存儲器(ROM)只能讀出而不能寫入的半導體存儲器；隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導體存儲器；按信息易失性分易失性存儲器：斷電后信息即消失的存儲器；非易失性存儲器：斷電后仍能保存信息的存儲器；半導體存儲器半導體存儲器磁盤光盤05二月202373.1.1存儲器分類（3/3）按在計算機系統中的作用分主存儲器能夠被CPU直接訪問，速度較快，用于保存系統當前運行所需的所有程序和數據；輔助存儲器不能被CPU直接訪問，速度較慢，用于保存系統中的所有的程序和數據；高速緩沖存儲器（Cache）能夠被CPU直接訪問，速度快，用于保存系統當前運行中頻繁使用的程序和數據；控制存儲器CPU內部的存儲單元。半導體存儲器磁盤、光盤存儲器半導體存儲器半導體存儲器05二月202383.1.2存儲器的分級結構動畫演示：3-1.swf05二月20239CPU緩存主存輔存緩存－主存層次主存－輔存層次3.1.2存儲器的分級結構（1/2）系統對存儲器的要求：大容量、高速度、低成本三級存儲系統結構1、加上cache的目的為提高速度2、內存包括cache和主存1、降低了成本，擴大了容量2、虛存系統包括主存和輔存在CPU看來，容量相當于輔存容量，速度相當于CACHE速度。05二月2023103.1.2存儲器的分級結構（2/2）存儲器分級結構中應解決的問題：當需從輔存中尋找指定內容調入主存時，如何準確定位？依靠相應的輔助軟硬件。當CPU訪問cache，而待訪問內容不在cache中時，應如何處理？從主存向cache中調入相應內容。以上過程均由操作系統管理。05二月2023113.1.3主存儲器的技術指標——存儲容量存儲容量：指存儲器能存放二進制代碼的總數。存儲容量=存儲單元個數×存儲字長用a×b表示存儲容量=存儲單元個數×存儲字長/8單位為B（字節）要求：

已知存儲容量，能計算出該存儲器的地址線和數據線的根數。例如某機存儲容量為2K×16，則該系統所需的地址線為

根，數據線位數為

根。111605二月2023123.1.3主存儲器的技術指標——存儲速度存取時間(訪問時間)從啟動一次訪問操作到完成該操作為止所經歷的時間；以ns為單位，存取時間又分讀出時間、寫入時間兩種。存取周期存儲器連續啟動兩次獨立的訪問操作所需的最小間隔時間。以ns為單位，存取周期=存取時間+復原時間。存儲器帶寬每秒從存儲器進出信息的最大數量；單位為位/秒或者字節/秒。05二月202313求存儲器帶寬的例子設某存儲系統的存取周期為500ns，每個存取周期可訪問16位，則該存儲器的帶寬是多少？存儲帶寬=每周期的信息量/周期時長

=16位/(500╳10-9)秒

=3.2╳107位/秒

=32╳106位/秒=32M位/秒05二月2023143.2

SRAM存儲器3.2.0主存儲器的構成3.2.1基本的靜態存儲元陣列3.2.2基本的SRAM邏輯結構3.2.3讀/寫周期波形圖05二月2023153.2.0主存儲器的構成靜態RAM（SRAM）由MOS電路構成的雙穩觸發器保存二進制信息；優點：訪問速度快，只要不掉電可以永久保存信息；缺點：集成度低，功耗大，價格高；動態RAM（DRAM）由MOS電路中的柵極電容保存二進制信息；優點：集成度高，功耗約為SRAM的1/6，價格低；缺點：訪問速度慢，電容的放電作用會使信息丟失，要長期保存數據必須定期刷新存儲單元；主要種類有：SDRAM、DDRSDRAM主要用于構成Cache主要用于構成系統主存05二月202316主存和CPU的聯系MDRMARCPU主存地址總線數據總線讀寫05二月202317基本存儲元6個MOS管形成一位存儲元；非易失性的存儲元64×4位的SRAM結構圖存儲體排列成存儲元陣列，不一定以存儲單元形式組織；芯片封裝后，3種外部信號線地址線：2n個單元，對應有n根地址線；地址信號經過譯碼電路，產生每個單元的字線選通信號；數據線：每個單元m位，對應有m根數據線；控制線：讀寫控制信號

=1，為讀操作；=0，為寫操作；3.2.1基本的靜態存儲元陣列動畫演示：3-2.swfR/WR/WR/W05二月202318六管SRAM存儲元電路

位線/D位線D05二月20231905二月202320譯碼驅動方式方法1：單譯碼被選單元由字線直接選定；適用容量較小的存儲芯片。方法2：雙譯碼被選單元由X、Y兩個方向的地址決定。3.2.2基本SRAM存儲器邏輯結構動畫演示：

雙地址譯碼器.swf05二月202321SRAM存儲器的組成（1/2）存儲體存儲單元的集合，按位將各存儲元組織成一個存儲矩陣；大容量存儲器中，通常用雙譯碼方式來選擇存儲單元。地址譯碼器將CPU發出的地址信息轉換成存儲元選通信號的電路。譯碼驅動器X選擇線上用于增強驅動能力的電路。I/O電路一般包括讀寫電路和放大電路。05二月202322SRAM存儲器的組成（2/2）片選用于決定當前芯片是否被CPU選中，進行訪問。讀/寫控制電路決定對選中存儲單元所要進行訪問的類型(讀/寫)。輸出驅動電路增強數據總線的驅動能力。05二月202323存儲體讀寫電路MDR數據總線驅動器譯碼器MAR地址總線???????????????控制電路讀寫SRAM存儲器的邏輯結構簡圖05二月20232432K×8位的SRAM邏輯結構圖動畫演示：3-3.swfX方向：8根地址線輸出選中256行Y方向：7根地址線輸出選中128列輸入輸出時分別打開不同的緩沖器輸入輸出時分別打開不同的緩沖器讀寫、選通控制三維存儲陣列結構05二月202325Intel2114靜態RAM芯片是1K×4的存儲器外部結構地址總線10根（A0～A9）數據總線4根（D0～D3）片選信號/CS，寫允許信號/WE0—寫，1—讀內部存儲矩陣結構64×64方陣，共有4096個六管存儲元電路；采用雙譯碼方式A3～A8（6根）用于行譯碼→64行選擇線;A0～A2,A9用于列譯碼→16條列選擇線;每條列選擇線同時接4個存儲元（共16×4=64列）靜態RAM芯片舉例——Intel2114Intel2114ABA0～A9DBD0～D3CSWE05二月2023262114邏輯結構圖05二月2023273.2.3讀、寫周期波形圖存儲器讀/寫的原則讀/寫信號要在地址和片選均起作用，并經過一段時間后有效；讀寫信號有效期間不允許地址、數據發生變化；地址、數據要維持整個周期內有效；讀周期時間（tRC）、寫周期時間（tWC）存儲器進行兩次連續的讀/寫操作所必須的間隔時間；大于實際的讀出/寫入時間；05二月202328SRAM存儲器的讀周期讀周期操作過程CPU發出有效的地址信號

譯碼電路延遲產生有效的片選信號在讀信號控制下，從存儲單元中讀出數據各控制信號撤銷（地址信號稍晚），數據維持一段時間讀出時間（tAQ）從地址有效到外部數據總線上的數據信息穩定所經歷的時間片選有效時間（tEQ）、讀控制有效時間（tGQ）片選信號、讀控制信號所需要維持的最短時間，二者相等；從地址譯碼后，到數據穩定的時間間隔；存儲器的讀周期時序05二月20232905二月202330SRAM存儲器的寫周期寫周期操作過程CPU發出有效的地址信號，并提供所要寫入的數據

譯碼電路延遲產生有效的片選信號在寫信號控制下，將數據寫入存儲單元中

各控制信號撤銷（地址信號稍晚），數據維持一段時間寫入時間（tWD）地址控制信號穩定后，到數據寫入存儲器所經歷的時間；維持時間（thD）讀控制信號失效后的數據維持時間；存儲器的寫周期時序05二月20233105二月202332課本P70【例1】

下圖是SRAM的寫入時序圖。R/W是讀/寫命令控制線，當R/W線為低電平時，存儲器按給定地址把數據線上的數據寫入存儲器。請指出下圖寫入時序中的錯誤，并畫出正確的寫入時序圖。R/W#信號必須在地址和數據穩定時有效一個寫周期中地址不允許改變一個寫操作中數據不允許改變05二月202333正確的SRAM的寫入時序圖05二月2023343.3DRAM存儲器動態RAM（DRAM）因為該存儲器必須定時刷新，才能維持其中的信息不變；DRAM的存儲元由MOS晶體管和電容組成的記憶電路；電容上的電量來表現存儲的信息；充電—1，放電—0。結構形式四管存儲元單管存儲元05二月202335四管存儲元單管存儲元05二月2023363.3.1DRAM存儲元的記憶原理1.讀出時位線有電流為“1”位線（數據線）CsT行線（字線）012.寫入時CS充電為“1”

放電為“0”T無電流有電流動畫演示：

ch03/3-6.swf05二月2023373.3.2DRAM芯片的邏輯結構外部地址引腳比SRAM減少一半;送地址信息時，分行地址和列地址分別傳送；內部結構：比SRAM復雜刷新電路：用于存儲元的信息刷新；行、列地址鎖存器：用于保存完整的地址信息；行選通信號（RowAddressStrobe）列選通信號（ColumnsAddressStrobe）DRAM的讀寫周期與SRAM的讀寫周期相似，只是地址總線上的信號有所不同；在同一個讀寫周期內發生變化，分別為行地址、列地址；存儲芯片集成度高，體積小RASCAS05二月202338DRAM控制電路的構成地址多路開關刷新時需要提供刷新地址，非刷新時需提供讀寫地址；刷新定時器間隔固定的時間提供一次刷新請求；刷新地址計數器刷新按行進行，用于提供對所要刷新的行進行計數；仲裁電路對同時產生的來自CPU的訪問存儲器的請求和來自刷新定時器的刷新請求的優先權進行裁定；定時發生器提供行地址選通/RAS、列地址選通/CAS和寫信號/WE。動畫演示：3-7.swf05二月202339寫時序行地址RAS有效WE為高電平，讀有效數據

DOUT有效數據

DIN有效讀時序行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效行、列地址分開傳送1）/CAS滯后于/RAS的時間必須要超過規定值；2）/RAS和/CAS的正負電平的寬度應大于規定值；動畫演示：

ch03/3-8.swf3.3.3讀/寫周期05二月202340讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫線數據輸入I/O緩沖輸出驅動DOUTDINCS4116(16K×1位)芯片讀過程…630I/O緩沖輸出驅動OUTD讀出放大器讀出放大器讀出放大器……05二月202341讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫線數據輸入I/O緩沖輸出驅動DOUTDINCS…4116(16K×1位)芯片寫過程數據輸入I/O緩沖I/O緩沖DIN讀出放大器讀出放大器63005二月2023423.3.3刷新周期刷新的原因DRAM的基本存儲元——電容，會隨著時間和溫度而減少；必須定期地對所有存儲元刷新，以保持原來的信息。刷新（再生）在固定時間內對所有存儲單元，通過“讀出(不輸出)—寫入”的方式恢復信息的操作過程；刷新方式以存儲矩陣的行為單位刷新；故刷新計數器的長度與DRAM的行數相同；刷新周期從上一次對整個M刷新結束到下一次對整個M全部刷新一遍為止的時間。刷新過程中存儲器不能進行正常的讀寫訪問05二月202343DRAM的刷新方式集中式刷新在一個刷新周期內，利用一段固定時間，依次對存儲矩陣的所有行逐一刷新，在此期間停止對存儲器的讀/寫操作；存在死區時間，會影響CPU的訪存操作；分散式刷新將每個系統工作周期分為兩部分，前半部分用于DRAM讀/寫/保持，后半部分用于刷新存儲器的一行；系統存取時間延長一倍，導致系統變慢；異步式刷新在一個刷新周期內，分散地刷新存儲器的所有行；既不會產生明顯的讀寫停頓，也不會延長系統的存取周期；05二月202344【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用集中式刷新方式，試分析其刷新過程。“死時間率”為128/4000×100%=3.2%“死區”時間為0.5μs×128=64μs周期序號tc012387138720tctctctc399901127讀/寫或維持刷新3872個周期（1936μs）刷新時間間隔（2ms）???????tctc??????128個周期(64μs)05二月202345【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用分散式刷新方式，試分析其刷新過程。存取周期延長一倍，為1μs；前0.5μs用于讀寫，后0.5μs用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個讀寫周期存取周期tC=tM+tR讀寫刷新無“死區”時間刷新周期為1μs×128行＝128μs1行的刷新時間存儲體的行數遠小于2ms，沒有必要05二月202346【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用異步式刷新方式，試分析其刷新過程。若每隔2ms/128=15.6μs刷新一行每隔15.6μs產生一個刷新請求信號；每31.2（≈31）個工作周期中做刷新一行存儲器的操作。周期序號012

30tMtR讀/寫30周期，刷新1周期31個周期（15.5μs）???tMtM???

29012

30tMtR31個周期（15.5μs）???tMtM???

29讀/寫30周期，刷新1周期05二月202347DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發器高低少多小大低高慢快有無動態RAM和靜態RAM的比較05二月2023483.3.4存儲器容量的擴充單個存儲芯片的容量有限，實際存儲器由多個芯片擴展而成；存儲器（存儲芯片）與CPU的連接數據、地址、控制三總線連接；多個存儲芯片CPU不是一一對應連接關注存儲芯片與CPU的外部引腳存儲器容量擴充方式位擴展、字擴展、字位擴展MDRMARCPU主存地址總線數據總線讀寫SRAM、DRAM、ROM均可進行容量擴展05二月202349存儲芯片與CPU的引腳存儲芯片的外部引腳數據總線：位數與存儲單元字長相同，用于傳送數據信息；地址總線：位數與存儲單元個數為2n關系，用于選擇存儲單元；讀寫信號/WE：決定當前對芯片的訪問類型；片選信號/CS：決定當前芯片是否正在被訪問；CPU與存儲器連接的外部引腳數據總線：位數與機器字長相同，用于傳送數據信息；地址總線：位數與系統中可訪問單元個數為2n的關系，用于選擇訪問單元；讀寫信號/WE：決定當前CPU的訪問類型；訪存允許信號/MREQ：決定是否允許CPU訪問存儲器；05二月202350存儲器容量的位擴展存儲單元數不變，每個單元的位數（字長）增加；例如：由1K×4的存儲芯片構成1K×8的存儲器存儲芯片與CPU的引腳連接方法：地址線：各芯片的地址線直接與CPU地址線連接；數據線：各芯片的數據線分別與CPU數據線的不同位連接；片選及讀寫線：各芯片的片選及讀寫信號直接與CPU的訪存及讀寫信號連接；注意：

CPU對該存儲器的訪問是對各位擴展芯片的同一單元的同時訪問。1K×4存儲芯片A0~A9D0~D31K×8存儲器A0~A9D0~D705二月202351D7D0CSWEA9~A01K×41K×410由1K×4的存儲芯片構成1K×8的存儲器05二月202352由8K×1位的芯片構成8K×8位的存儲器05二月202353存儲器容量的字擴展字擴展：每個單元位數不變，總的單元個數增加。例如：用1K×8的存儲芯片構成2K×8的存儲器存儲芯片與CPU的引腳連接方法：地址線：各芯片的地址線與CPU的低位地址線直接連接；數據線：各芯片的數據線直接與CPU數據線連接；讀寫線：各芯片的讀寫信號直接與CPU的讀寫信號連接；片選信號：各芯片的片選信號由CPU的高位地址和訪存信號產生；注意：

CPU對該存儲器的訪問是對某一字擴展芯片的一個單元的訪問。1K×8存儲芯片A0~A9D0~D72K×8存儲器A0~A10D0~D705二月202354

1K×8

1K×81D7~D0A0~A9108A10低位的地址線與各芯片的地址線并聯；多余的高位地址線用來產生相應的片選信號。WE由1K×8的存儲芯片構成2K×8的存儲器CSCS05二月20235516K×8的存儲芯片：地址線14根，數據線8根，/CS，/WECPU的引腳：地址線16根，數據線8根，/MERQ，/WECPU的最高2位地址和/MREQ信號產生4個芯片的片選信號；4個存儲芯片構成存儲器的地址分配：第1片

0000000000000000

0011111111111111即0000H～3FFFH第2片

0100000000000000

0111111111111111即4000H～7FFFH第3片

1000000000000000

1011111111111111即8000H～BFFFH第4片

1100000000000000

1111111111111111即C000H～FFFFH

用16K×8的芯片構成64K×8的存儲器16K×816K×816K×816K×80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H05二月202356譯碼器/MREQA14A15/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE????????????A0A13/WED0~D7D0~D7D0~D7D0~D7D0~D7存儲芯片的字擴展連接圖作為譯碼器的使能信號作為譯碼器的地址輸入信號05二月202357字位擴展：每個單元位數和總的單元個數都增加。例如：用1K×4的存儲芯片構成2K×8的存儲器擴展方法先進行位擴展，形成滿足位要求的存儲芯片組；再使用存儲芯片組進行字擴展。要求：能夠計算出字位擴展所需的存儲芯片的數目。例如：用L×K的芯片構成M×N的存儲系統；所需芯片總數為M/L×N/K片。存儲芯片的字位擴展1K×4存儲芯片A0~A9D0~D32K×8存儲器A0~A10D0~D705二月202358共需要幾塊芯片，進行如何擴展？8片2M×8的SRAM芯片進行字擴展；數據線怎么連？各芯片的數據線均直接與CPU的8位數據總線連接；地址線怎么連？各芯片的地址線均直接與CPU的最低21位地址線連接；控制線怎么連？讀寫信號直接連接；剩余的高3位地址線和/MREQ和譯碼產生各芯片的片選信號/CS；【練習】用2M×8的SRAM芯片構成一個16M×8的存儲器，請回答以下問題：05二月202359存儲器與CPU的連接補充例子做題思路：審題確定所需擴展的類型，選擇合適的存儲芯片；原則：盡量作簡單的擴展（位擴展—字擴展—字位擴展）分析存儲芯片和CPU的引腳特性（地址范圍、地址線數目、容量要求等），確定引腳的連接；尤其是在進行字擴展時，特別注意片選信號的產生。3-8譯碼器74LS138、雙2-4譯碼器74LS139畫出邏輯連接圖，作必要的分析說明。05二月20236074LS138譯碼器用于地址譯碼的3-8譯碼器；輸入3位地址信號，譯碼產生8個不同的選通輸出；外部的結構圖引腳作用：輸入信號A、B、C

引入所要譯碼的三位地址信號輸出信號/Y0~/Y7

對應每一個存儲單元，低電平有效使能信號G1、/G2A、/G2B

：

當且僅當G1＝1、/G2A

＝0、/G2B

＝0時，譯碼器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能控制端地址輸入端選通輸出端05二月20236174LS138譯碼器邏輯功能表05二月20236274LS138譯碼器內部結構圖05二月20236374LS139譯碼器用于地址譯碼的2-4譯碼器；輸入2位地址信號，譯碼產生4個不同的選通輸出；外部的結構圖引腳作用：輸入信號A、B

引入所要譯碼的兩位地址信號；輸出信號/Y0~/Y3

對應每一個存儲單元，低電平有效；使能信號/G：

當且僅當/G＝0時，譯碼器正常工作；使能控制端地址輸入端選通輸出端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B05二月20236474LS139譯碼器的邏輯功能表05二月202365存儲器地址段分析：

A15…A11A10A9

…

…A0

0110

0

00000000000

0110

0

11111111111

0110

1

0

0000000000

0110

1

0

1111111111存儲芯片選擇系統程序區：1片2K×8ROM用戶程序區：2片1K×4RAM，做位擴展

例1.設CPU有16根地址線，8根數據線，并用/MREQ作訪存控制信號

現有下列芯片：1K×4RAM；4K×8RAM；8K×8RAM；2K×8ROM；4K×8ROM；8K×8ROM及74LS138等電路

要求：構成地址為6000~67FFH的系統程序區、地址為6800~6BFFH的用戶程序區，選擇芯片并畫出邏輯連接圖。系統程序區2K×8位用戶程序區1K×8位再做字擴展6000H67FFH6800H6BFFH05二月202366芯片及引腳分析2K×8ROM地址線：A0~A10數據線：D0~D7控制線：/CS1K×4RAM地址線：A0~A9數據線：D0~D3控制線：/CS、/WECPU地址線：A0~A15數據線：D0~D7控制線：/WE、/MREQ2K×8ROMA0~A10D0~D7/CS/CS1K×4RAMA0~A9D0~D3/WEA15～A1101100A15～A10011010A15～A120110應使用A15～A11作為地址譯碼信號，產生各存儲芯片的/CS05二月202367邏輯連接圖1K×4RAMA9~A0D3~D0/WE/CS1K×4RAMA9~A0D3~D0/WE/CS2K×8ROMA10~A0D7~D0/CS74LS138G1/G2A/G2BCBA/Y4/Y5&CPU

A14A15/MREQA10A13A12A11A9~A0D3~D0D7~D4/WE1001001100000110105二月20236832K×16RAMA14~A0D15~D0/WE/CS32K×16RAMA14~A0D15~D0/WE/CSCPU

A15A14~A0D15~D0D31~D16/WE32K×16RAMA14~A0D15~D0/WE/CS32K×16RAMA14~A0D15~D0/WE/CS105二月202369譯碼設計方案2&A15A14A13A12A11≥1≥1選通ROM區A10選通RAM區05二月202370可選存儲芯片：

1K×4RAM；4K×8RAM；8K×8RAM；

2K×8ROM；4K×8ROM；8K×8ROM；存儲器地址分析：最小8K系統程序區

0000

000000000000~0001

111111111111接下來的16K用戶程序區

0010

000000000000

~

0011

1111111111110100

000000000000

~

0101

111111111111最大4K系統程序工作區

1111

000000000000~1111

111111111111例2.CPU及芯片同上題，要求主存地址空間滿足：最小8K為系統程序區，與其相鄰的16K地址為用戶程序區，最大4K地址空間為系統程序工作區，劃出邏輯圖及指出芯片種類及片數。1片8K×8ROM，高3位地址為0002片8K×8RAM，高3位地址為001、0101片4K×8RAM，高4位地址為1111（哈爾濱工業大學1999年研究生試題）05二月202371邏輯連接圖4K×8RAMA11~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CSCPU

/MREQA12A15A14A13A11~A0D7~D0/WE8K×8RAMA12~A0D7~D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&11105二月202372例3.某機地址總線16根(A15～A0)，雙向數據總線8根(D7～D0)，控制總線有/MREQ(允許訪存低有效)，R/W(讀/寫)，主存地址空間分配如下：

0～8191為系統程序區；

8192～32767為用戶程序區；

最后2K地址空間為系統程序工作區；

上述地址為十進制，按字節編址，現有如下芯片

ROM：8K×8位

RAM：16K×1、2K×8、4K×8、8K×8

請從上述芯片中選擇適當芯片設計該計算機主存儲器，畫出主存儲器與CPU連接邏輯圖(用3:8譯碼器74LS138作片選邏輯)說明選哪些存儲器芯片，選多少片？（哈爾濱工業大學1999年研究生試題）05二月202373CPU：16根地址線，8根數據線地址分配：0—8191，共8KB（8×1024）0000000000000000

～00011111111111118192—32767，共32768-8192=24576=24×1024=24KB0010000000000000

～00111111111111110100000000000000

～01011111111111110110000000000000

～0111111111111111最后2K1111100000000000

～1111111111111111分析1片8K×8ROM高3位地址為0003片8K×8RAM高3位地址分別為001、010、0111片2K×8RAM，高5位地址為1111105二月202374邏輯連接圖2K×8RAMA10~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CS8K×8RAMA12~A0D7~D0/WE/CS+5V&8K×8RAMA12~A0D7~D0/WE/CSCPU

/MREQA11A15A14A12A10~A0D7~D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y305二月202375存儲器設計的連接要點地址線的連接用CPU的低位地址線與芯片地址線直接連接；數據線的連接用CPU的對應位數據線與芯片的數據線直接連接；讀/寫控制信號線的連接用CPU的讀/寫控制信號線直接與存儲芯片直接連接；片選線的連接一般使用CPU的高位地址線的和CPU的訪存允許控制信號線/MREQ，經譯碼器譯碼后產生各芯片的片選信號。關鍵點，也是最容易出錯的地方。05二月20237609年考研真題15.某計算機主存容量為64KB，其中ROM區為4KB，其余為RAM區，按字節編址，現要用2K×8位的ROM芯片和4K×4位的RAM芯片來設計該存儲器，則需要上述規格的ROM芯片數和RAM芯片數分別是（）

A.1、15B.2、15C.1、30D.2、30D05二月20237710年考研真題15.假定用若干個2K×4位芯片組成一個8K×8位的存儲器，則地址0B1FH所在芯片的最小地址是（）

A.0000H

B.0600H

C.0700H

D.0800H

16、下列有關RAM和ROM的敘述中，正確的是（）

I、RAM是易失性存儲器，ROM是非易失性存儲器

II、RAM和ROM都是采用隨機存取的方式進行信息訪問

III、RAM和ROM都可用作CacheIV、RAM和ROM都需要進行刷新

A.僅I和IIB.僅II和IIIC.僅I,II，IIID.僅II，III，IVDA05二月202378課堂練習1設某CPU地址總線共有16根，數據總線共有16根，已知系統中存儲器的劃分如下：

ROM區：0000H－3FFFH

RAM區：起始地址為6000H，24K×16位的RAM區域

現有16K×16位ROM芯片，8K×16位RAM芯片，試完成以下問題。所需8K×16位RAM芯片的個數是多少？分析每個芯片的地址范圍，并說明譯碼方案。畫出此存儲器組成邏輯框圖（包括ROM和RAM區）。05二月202379課堂練習1的解答（1/4）所需8K×16位RAM芯片的個數

(24K/8K)×(16/16)=3片分析每個芯片的地址范圍ROM區（0000H～3FFFH）

0000000000000000～0011111111111111第一個8K×8的RAM芯片（6000～7FFFH）

0110000000000000～0111111111111111第二個8K×8的RAM芯片（8000～9FFFH）

1000000000000000～1001111111111111第三個8K×8的RAM芯片（0A000～0BFFFH）

1010000000000000～101111111111111105二月202380課堂練習1的解答（2/4）譯碼方案：（任意一種方案均為正確答案）方案1：使用A15A14A13高三位地址線通過3:8譯碼器進行譯碼；Y0和Y1任一輸出有效均可選中ROM（異或操作）；Y3、Y4、Y5分別作為3個RAM芯片的片選信號。方案2：使用A15A14高兩位地址線通過2:4譯碼器進行譯碼；Y0的輸出作為ROM的片選信號；Y1=0，且A13=1時，選通第一個RAM芯片；Y2=0，且A13=0時，選通第二個RAM芯片；Y2=0，且A13=1時，選通第三個RAM芯片；05二月202381課堂練習1的解答（3/4）——邏輯連接圖1＝105二月202382課堂練習1的解答（4/4）——邏輯連接圖205二月202383設有一存儲器系統，其原理圖如下，分析該存儲器系統。試分析各存儲器芯片的類型；請問各存儲器芯片的地址范圍分別為多少？課堂練習22K×8ROM2K×8ROM2K×8RAM2K×8RAM地址范圍0000……00001……1（0~7FFH）地址范圍0010……00011……1（800H

~FFFH）地址范圍1000……01001……1（2000H

~27FFH）地址范圍1010……01011……1（2800H

~2FFFH）05二月202384設某存儲器中，最低的8K字的存儲區為ROM區，相鄰的2K字的為RAM區，主存字長為16位，按字尋址方式讀寫。擬采用8K×8的58C65芯片構成其ROM區，采用2K×8的6116芯片構成RAM區，請問各需要多少片上述芯片？試分析各塊芯片的地址范圍，并畫出CPU與存儲系統的連接圖。練習105二月202385練習2設某機的最大尋址范圍為16K，16位數據總線，在0~8191地址區接有3片2K×16的RAM芯片，RAM芯片的片選信號為CS#，試回答下列問題：該機需要多少根地址線?若高位全部用于譯碼，需要對地址的高幾位進行譯碼?05二月202386練習3已知某8位機的主存采用半導體存儲器，其地址碼為16位。若使用4K×4位的靜態RAM芯片組成該機所允許的最大主存空間，并選用模塊板結構形式，每塊板的容量為16K×8位。共需要幾塊這樣的模塊板？每個模塊板內共有多少片這樣的RAM芯片？主存共需多少片這樣的RAM芯片？CPU如何選擇各模塊板？（勿需畫圖，說明即可）05二月202387某一存儲器系統的部分接線如下圖所示，請回答：RAM和ROM的存儲容量各是多少？RAM和ROM存儲器地址分配范圍各是多少？練習4A0~A9RAMD0~D7/CS

A0~A9A10ROMD0~D7/CS

A10A0~A9D0~D7

A11A12A13A14A15

A/Y0B/Y1C。。。/G2A/Y5/G2B/Y6G1/Y774LS138≥105二月202388練習5設某微機的尋址范圍為32K，接有4片8K×1的存儲芯片，存儲芯片的片選信號為CS#，試回答下列問題：需要對地址的哪幾位進行譯碼(寫出分析過程)?譯碼輸出應接至RAM的什么地方?每片RAM的地址范圍是多少？（用二進制和十六進制標明）。若用一片16K×1的存儲芯片作低地址，4片4K×1的芯片作高地址，每片RAM的地址范圍又是多少？。05二月2023893.3.5高級的DRAM結構（1/4）FPM-DRAM（快速頁模式動態存儲器）根據程序局部性原理實現的；快速頁模式允許在選定的行中對每一個列地址進行連續快速的讀寫操作。CDRAM(帶高速緩存動態存儲器)EDRAM（增強型DRAM）在DRAM芯片上集成一定數量的SRAM(高速緩存Cache)，來提高存儲器性能。05二月2023903.3.5高級的DRAM結構（2/4）SDRAM(同步動態存儲器)需要與系統時鐘相同步的外部時鐘；非同步DRAM，CPU必須等待前者完成其內部操作，才能開始下一個地址的讀寫操作；同步DRAM，在系統時鐘控制下SDRAM從CPU獲得地址、數據和控制信息。SDRAM連續讀寫時可達到一個CLK一個數據；一般達到5-1-1-1（第1個數據需5個時鐘，第2-4個數據一個時鐘），比EDRAM的5-2-2-2快。05二月2023913.3.5高級的DRAM結構（3/4）DRDRAM(接口動態存儲器)與DRAM區別：引腳定義隨命令而變，同一組引腳線可以被定義成地址或控制線，其引腳數僅為正常DRAM的1/3。DDRDRAM(雙數據傳輸率同步動態存儲器)在SDRAM的基礎上采用延時鎖相環技術提供數據選通信號對數據進行精確定位，在時鐘脈沖的上升沿和下降沿都可傳輸數據，使數據傳輸率提高1倍。SLDRAM(同步鏈動態存儲器)在原DDRDRAM基礎上發展起來，但Intel公司不支持這種標準，故難以形成氣候。05二月2023923.3.5高級的DRAM結構（4/4）VCMSRDRAM(虛擬通道存儲器)：由NEC公司開發，是一種“緩沖式DRAM”；由高速寄存器進行配置和控制。在實現高速數據傳輸的同時，保持與傳統SDRAM的高度兼容性；特點：內存單元與通道緩沖器間的數據傳輸，與內存單元的預充電和刷新等內部操作可以并行進行。FCRAM(快速循環動態存儲器)：數據吞吐率比普通DRAM/SDRAM快4倍；特點：行列地址同時（并行）訪問，不是順序方式（先訪問行數據，后訪問列數據）。05二月2023933.4只讀存儲器和閃速存儲器3.4.1只讀存儲器ROM3.4.2閃速存儲器05二月2023943.4.1只讀存儲器掩模式ROM定義：數據在芯片制造過程中寫入，不能更改；優點：可靠性、集成度高，價格便宜；缺點：通用性差，不能改寫內容；一次編程ROM（PROM）定義：用戶第一次使用時寫入確定內容；優點：用戶可根據需要對ROM編程；缺點：只能寫入一次，不能更改；多次編程ROM定義：可用紫外光照射（EPROM）或電擦除（E2PROM）多次改寫其中內容；優點：通用性較好，可反復使用；05二月2023953.4.2閃速存儲器閃速存儲器（FlashMemory）一種高密度、非易失性的讀/寫半導體存儲器，它突破了傳統的存儲器體系，改善了現有存儲器的特性。閃速存儲器是在EPROM功能基礎上，增加了電路的電擦除和重新編程能力；也叫快擦型存儲器。目前流行的U盤（也稱優盤、閃盤）即為閃速存儲器的其中一種形式。閃速存儲器的可擦寫次數一般在1萬次以上，也有人說有的U盤可多達100萬次左右（無法核實）。05二月2023963.5

高速存儲器3.5.1

雙端口存儲器3.5.2多模塊交叉存儲器3.5.3

相聯存儲器05二月2023973.5.1雙端口存儲器雙端口存儲器采用空間并行技術：同一個存儲體使用兩組相互獨立的讀寫控制線路，可并行操作。顯卡上的存儲器一般都是雙端口存儲器。讀寫特點無沖突讀寫訪問的存儲單元不同，可并行讀寫存儲體；有沖突讀寫訪問同一存儲單元，可使用/BUSY信號控制讀寫優先順序；動畫演示：3-24.swf05二月2023983.5.2多模塊交叉存儲器

多模塊交叉存儲器采用時間并行技術。存儲器的模塊化組織方式順序方式優點：通過直接增添模塊來擴充存儲器容量比較方便；缺點：各模塊串行工作，存儲器的帶寬受到了限制。交叉方式優點：塊數據傳送時，可大大提高存儲器的帶寬；缺點：模塊間的依賴性強，且不易進行存儲器的容量擴充。CPU對多模塊的同時訪問；多模塊交叉存儲器在CPU所訪問連續存儲空間時，主存的訪問速度將會大幅度提高；動畫演示：3-26.swf動畫演示：3-27.swf流水線存取示意圖P903.2805二月202399多模塊交叉存儲器——順序方式每個模塊中的單元地址是連續的；某個模塊進行存取時，其他模塊不工作，某一模塊出現故障時，其他模塊可以照常工作；存儲單元地址高位——模塊號；低位——模塊內的字號；05二月2023100多模塊交叉存儲器——交叉方式每個模塊的單元地址是不連續的；連續地址分布在相鄰的不同模塊內。對于數據的成塊傳送，各模塊可以實現多模塊流水式并行存??；存儲單元地址低位——模塊號；高位——模塊內的字號；05二月2023101課本P91【例5】

設存儲器容量為32字,字長64位,模塊數m=4,分別用順序方式和交叉方式進行組織。存儲周期T=200ns,數據總線寬度為64位,總線傳送周期τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少？順序存儲器和交叉存儲器連續讀出m=4個字的數據信息量為

q=4×64=256位順序存儲器所需要的時間為

t1=m×T=4×200ns=800ns=8×10-7s故順序存儲器的帶寬為

W1=q/t1=256/(8×10-7)=32×107[bit/s]交叉存儲器所需要的時間為

t2=T+(m-1)×τ=200ns+(4-1)×50ns=350ns=3.5×10-7s故交叉存儲器的帶寬為

W1=q/t1=256/(3.5×10-7)=73×107[bit/s]05二月20231023.5.3相聯存儲器（補充）相聯存儲器的基本原理把存儲單元所存內容的某一部分內容作為檢索項，去檢索該存儲器，并將存儲器中與該檢索項符合的存儲單元內容進行讀出或寫入。相聯存儲器中選用來尋址存儲器的字段叫做關鍵字。相聯存儲器中項的格式 KEY，DATA

其中KEY是地址，DATA是被讀寫信息。05二月2023103動畫演示：相聯存儲器的結構.swf05二月20231043.6

cache存儲器3.6.1

cache基本原理3.6.2

主存與cache的地址映射3.6.3

替換策略3.6.4

cache的寫操作策略3.6.5

Pentium4的cache組織05二月20231053.6.1cache基本原理使用Cache的原因CPU速度越來越快，主存儲器與CPU的速度差距越來越大，影響CPU的工作效率。Cache的作用在CPU和主存之間加一塊高速的SRAM（Cache）；主存中將要被訪問的數據提前送到Cache中；CPU訪存時，先訪問Cache，若沒有再進行數據調度。使用Cache的依據在一段時間內，CPU所執行的程序和訪問的數據大部分都在某一段地址范圍內，而該段范圍外的地址訪問很少；動畫演示：3.36.swf程序訪問的局部性原理05二月2023106結構模塊化CPU訪問cache或主存時，以字為單位；Cache和主存交換信息時，以塊為單位，一次讀入一塊或多塊內容；每塊由若干個字組成；Cache的每行都設置有標記，CPU訪問程序或數據時，先訪問標記。此結構全部由硬件實現；Cache對程序員是透明的，即程序員不必知道是否存在Cache。Cache的基本設計思想Cache的一塊，也稱為一行動畫演示：3-32.swf05二月2023107cache的基本構成存儲體基本單位為字，若干個字構成一個數據塊；地址映射變換機構用于將主存地址變換為Cache地址，以利用CPU發送的主存地址訪問Cache；替換機構若要更新Cache中數據時使用的機制；相聯存儲器Cache的塊表，快速指示所要訪問的信息是否在Cache中；讀寫控制05二月2023108CPU發出有效的主存地址；經地址變換機構，變換為可能的Cache地址；查找塊表，判斷所要訪問的信息是否在Cache中；若在，則CPU直接讀取Cache獲取數據；若不在，則CPU訪問主存，并判斷Cache是否已滿；若Cache未滿，將該數據所在塊從主存中調入Cache；若Cache已滿，使用某種替換機制，使用當前數據塊替換掉Cache中的某些塊。Cache的讀操作05二月2023109CPU發出有效的主存地址；經地址變換機構，變換為可能的Cache地址；查找對應的相聯存儲器，判斷所要訪問的信息是否在Cache中；若不在，則使CPU直接寫主存數據；若在，則使用某種寫策略將數據寫入Cache。cache的寫操作05二月2023110命中率是指CPU要訪問的信息在cache中的比率；失效率＝1-命中率影響命中率的主要因素Cache容量：過小時，局部信息裝不完，命中率低。

過大時，對提高效率不明顯，且成本高。Cache中塊的大?。?/p>

一般用一個主存周期所能調出的單元數（字或字節）作為一個塊大小。cache的命中率一般>95%命中率＝訪問信息在Cache中的次數訪問總次數×100%05二月2023111主存系統的平均訪問時間Cache/主存系統的平均訪問時間ta為設r=tm/tc，則系統的訪問效率e為etatchtc+(1-h)tmtch+(1-h)r1r+(1-r)h1ta=htc+(1-h)tmtc——命中時的cache訪問時間tm——未命中時的主存訪問時間h——命中率＝＝＝＝05二月2023112命中率h=Nc/(Nc+Nm)=1900/(1900+100)=0.95主存與Cache的速度倍率r=tm/tc=250ns/50ns=5訪問效率e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3%平均訪問時間ta=tc/e=50ns/0.833=60ns課本P94【例6】

CPU執行一段程序時，cache完成存取的次數為1900次，主存完成存取的次數為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統的效率和平均訪問時間。05二月20231133.6.2主存與cache的地址映射信息從主存→Cache中，如何定位？Cache的容量小于主存，需要采用某種算法確定主存和Cache中塊的對應關系；地址映射CPU訪存時，將主存地址按某種映射函數關系變換成Cache地址的過程；地址映射的方式全相聯映射、直接映射、組相聯映射05二月2023114映射關系主存中的任意字塊可調進cache的任一行中；設主存共2n個單元，分成2m個塊，每塊單元數為2b個主存地址格式：Cache地址格式：當主存的數據塊調入Cache中時，該塊的塊號（主存標記）保存于調入Cache行的對應標記位（即塊表中）塊表的大小應為2c×m位；1、全相聯映射（AssociativeMapping）主存塊號塊內地址m位b位Cache行號行內地址b位c位05二月2023115全相聯映射示意圖05二月2023116全相聯映射的組織動畫演示：3.33.swf05二月2023117全相聯映射Cache的特點優點靈活性好(最理想)Cache中只要有空行，就可以調入所需要的主存數據塊；缺點成本高標記位為m位，使cache標記容量變大；速度太慢訪問cache時，需將所有標記比較一遍，才能最后判出所需主存中的字塊是否在cache中；一般較少使用。05二月2023118【例1】設主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯映射方式。寫出cache的地址格式。寫出主存的地址格式。塊表的容量多大？畫出地址映射及變換示意圖。主存地址為CDE8FH的單元，在cache中的什么位置？05二月2023119【例1】設主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯映射方式。寫出cache的地址格式cache的容量16KB塊（行）的大小為512B行地址為14－9＝5位Cache地址格式寫出主存的地址格式主存容量1MB塊的大小為512B塊地址為20－9＝11位主存的地址格式為Cache地址為14位行內地址為9位Cache共32行行地址行內地址13980主存地址為20位塊內地址為9位主存共2048塊主存標記（塊號）塊內地址1998005二月2023120【例1】設主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯映射方式。塊表的容量多大？塊表的大小應為2c×m位，即25×11位；畫出地址映射及變換示意圖。見下頁圖；主存地址為CDE8FH的單元，在cache中的什么位置？主存地址為CDE8FH的單元可映射到cache中的任何一個字塊位置；CDE8FH=110011011110

10001111B其塊/行內地址為：010001111。05二月2023121第0塊第1塊第i塊第31塊???主存塊標記??????第0塊第1塊第31塊??????主存字塊標記塊內地址cachem＝11位b＝9位主存地址塊表???11比較???命中全相聯映射方式的地址映射及變換示意圖05二月20231222、直接映射（DirectMapping）映射關系主存中的每一塊數據只能調入Cache的特定行中；假設主存的塊號為j，Cache的行號為i，

則直接映射的地址映射函數為：

i=jmod2c

映射結果主存第0、2c、

2c+1、…塊只能映射到Cache第0塊；主存第1、2c+1、2c+1+1…塊只能映射到Cache的第1塊；

…… …… …… ……

c是Cache行地址的位數05二月2023123直接相聯映射示意圖05二月2023124直接映射方式下的主存地址格式主存共2n個單元，分成2m個塊，每塊單元數為2b個主存地址為m+b位；Cache空間分成2c行，每行大小也應為2b單元Cache地址為c+b位；直接映射中主存塊與Cache行的關系：主存的（2m/2c）=2m-c個塊映射于Cache的同一行；主存地址中的c位決定該主存塊對應的Cache行，m-c位為主存標記；塊表的大小應為2c×(m-c)位；主存的地址格式為：主存標記Cache行號塊內地址m位b位t位主存中有2t塊對應于同一Cache行c位05二月2023125直接映射Cache的組織動畫演示：3.34.swf05二月2023126特點一個主存塊只能調入cache的一個特定行中。優點該映射函數實現簡單，查找速度快；主存地址的中間c位即為Cache的行地址；在對應的塊表中使用高t位地址進行比較，決定是否命中；缺點靈活性差；主存的2t個字塊只能對應唯一的Cache字塊，即使Cache中別的字塊空著也不能占用。直接映射Cache的特點05二月2023127設主存共512個單元（字節），Cache共32個單元，塊大小為8個字節，試用直接映射方式組織Cache。主存512個單元，每塊8字節；主存地址需9位(29=512)，共512/8=64塊主存地址包括：主存塊號m=6，塊內地址b=3Cache共32個單元，每行8字節Cache地址需5位，共32/8=4行Cache地址為：Cache行號c=2，行內地址b=3直接映射舉例（1/3）2位Cache行號3位行內地址4位主存標記2位Cache行號3位塊內地址05二月2023128直接映射舉例（2/3）00000000CPU發送地址：

0000

01

001⊕相等05二月2023129直接映射舉例（3/3）若CPU發出的主存地址為0000

01

001；先取高4位地址（主存標記0000）送往比較器的一端；再用中間的2位地址（Cache行號01），在塊表中取出該單元中保存的主存標記送往比較器的另一端；若二者相等，則為命中，直接訪問Cache的第01行中地址為001的單元，讀取數據；若二者不相等，則為未命中；直接使用0000

01

001地址訪問主存單元；同時，將主存地址0000

01

000~0000

01

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