3邏輯門電路3.1MOS邏輯門電路3.2

TTL邏輯門電路*3.3射極耦合邏輯門電路*3.4砷化鎵邏輯門電路3.5邏輯描述中的幾個問題3.6邏輯門電路使用中的幾個實際問題*3.7用VerilogHDL描述邏輯門電路教學基本要求：1、了解半導體器件的開關特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態門、OD門（OC門）和傳輸門的邏輯功能。3、學會門電路邏輯功能分析方法。4、掌握邏輯門的主要參數及在應用中的接口問題。3.邏輯門電路3.1MOS邏輯門3.1.1數字集成電路簡介3.1.2邏輯門的一般特性3.1.3

MOS開關及其等效電路3.1.4

CMOS反相器3.1.5

CMOS邏輯門電路3.1.6

CMOS漏極開路門和三態輸出門電路3.1.7

CMOS傳輸門3.1.8

CMOS邏輯門電路的技術參數1、邏輯門:實現基本邏輯運算和復合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1數字集成電路簡介1.CMOS集成電路:廣泛應用于超大規模、甚大規模集成電路4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負載能力強抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應用于中大規模集成電路3.1.1數字集成電路簡介3.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平

vO

vI

驅動門G1

負載門G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIL(min)輸出低電平的上限值

VOH(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

負載門輸入高電平時的噪聲容限VNH

：負載門輸入低電平時的噪聲容限VNL

：2.噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅動門

vo

1

負載門

vI

噪聲

類型參數74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

4.功耗靜態功耗：指的是當電路沒有狀態轉換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。5.延時功耗積是速度功耗綜合性的指標.延時功耗積，用符號DP表示 扇入數：取決于邏輯門的輸入端的個數。6.扇入與扇出數動態功耗：指的是電路在輸出狀態轉換時的功耗，對于TTL門電路來說，靜態功耗是主要的。CMOS電路的靜態功耗非常低，CMOS門電路有動態功耗扇出數：是指其在正常工作情況下，所能帶同類門電路的最大數目。

（a)帶拉電流負載當負載門的個數增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負載門的個數。

高電平扇出數:IOH:驅動門的輸出端為高電平電流IIH:負載門的輸入電流為。(b)帶灌電流負載當負載門的個數增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當輸出為低電平，并且保證不超過輸出低電平的上限值。IOL：驅動門的輸出端為低電平電流 IIL：負載門輸入端電流之和 電路類型電源電壓/V傳輸延遲時間/ns靜態功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數字集成電路主要性能參數的比較3.1.3

MOS開關及其等效電路：MOS管工作在可變電阻區，輸出低電平:MOS管截止，輸出高電平當υI

<VT當υI

>VTMOS管相當于一個由vGS控制的無觸點開關。MOS管工作在可變電阻區，相當于開關“閉合”，輸出為低電平。MOS管截止，相當于開關“斷開”輸出為高電平。當輸入為低電平時：當輸入為高電平時：CMOS管特性N溝道CMOS管及其特性P溝道CMOS管及其特性ddgs截止：Vgs<VT導通：Vgs>VT截止：Vgs>VT導通：Vgs<VTsgdgsd3.1.4

CMOS反相器1.工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V0V-10V截止導通10V10V10V0V導通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達式vi(A)0vO(L)1邏輯真值表10A

BTN1TP1

TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1110與非門1.CMOS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結構(b)工作原理VTN=2VVTP=-2V0V10VN輸入的與非門的電路輸入端增加有什么問題?3.1.5CMOS邏輯門或非門2.CMOS或非門+VDD+10VTP1TN1TN2TP2ABLA

BTN1TP1TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1000AB≥10V10VVTN=2VVTP=-2VN輸入的或非門的電路的結構?輸入端增加有什么問題?3.異或門電路=A⊙B4.輸入保護電路和緩沖電路**采用緩沖電路能統一參數，使不同內部邏輯集成邏輯門電路具有相同的輸入和輸出特性。（1）輸入端保護電路:**(1)0<vI<VDD+vDF(2)vI

>

VDD+vDF

二極管導通電壓：vDF(3)vI

<

-

vDF

當輸入電壓不在正常電壓范圍時,二極管導通，限制了電容兩端電壓的增加,保護了輸入電路。D1、D2截止D1導通,D2截止vG

=

VDD+vDFD2導通,D1截止vG=

-

vDFRS和MOS管的柵極電容組成積分網絡，使輸入信號的過沖電壓延遲且衰減后到柵極。

D2---分布式二極管(iD大)（2）CMOS邏輯門的緩沖電路**輸入、輸出端加了反相器作為緩沖電路，所以電路的邏輯功能也發生了變化。增加了緩沖器后的邏輯功能為與非功能1.CMOS漏極開路門**1.）CMOS漏極開路門的提出輸出短接，在一定情況下會產生低阻通路，大電流有可能導致器件的損毀，并且無法確定輸出是高電平還是低電平。3.1.6CMOS漏極開路（OD）門和三態輸出門電路+VDDTN1TN2AB+VDDAB01（2）漏極開路門的結構與邏輯符號(c)可以實現線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(b)與非邏輯不變漏極開路門輸出連接(a)工作時必須外接電源和電阻;(2)上拉電阻對OD門動態性能的影響Rp的值愈小，負載電容的充電時間常數亦愈小，因而開關速度愈快。但功耗大,且可能使輸出電流超過允許的最大值IOL(max）。電路帶電容負載10CLRp的值大，可保證輸出電流不能超過允許的最大值IOL(max）、功耗小。但負載電容的充電時間常數亦愈大，開關速度因而愈慢。最不利的情況：只有一個OD門導通，110為保證低電平輸出OD門的輸出電流不能超過允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當VO=VOL+VDDIILRP&&&&n…&m&…kIIL（total)IOL（max)(2)上拉電阻對OD門動態性能的影響當VO=VOH+VDDRP&&&&n…&m&…111IIH（total)IOH（total)為使得高電平不低于規定的VOH最小值，則Rp的選擇不能過大。Rp的最大值Rp(max)：

2.三態(TSL)輸出門電路10011截止導通111高阻

×0輸出L輸入A使能EN001100截止導通010截止截止X1邏輯功能：高電平有效的同相邏輯門013.1.7CMOS傳輸門(雙向模擬開關)

1.CMOS傳輸門電路電路邏輯符號υI

/υOυo/υIC等效電路2、CMOS傳輸門電路的工作原理

設TP:VTP=-2V，TN:VTN=2VI的變化范圍為0V到+5V。

5V+5V0V到+5VGSN<VTN,TN截止GSP=5V(0V到+5V)=(5到0)V輸入和輸出之間呈高阻態，傳輸門是斷開的，不能轉送信號GSN=0V(0V到+5V)=(0到-5)VGSP>VTP,TP截止1）當c=0，c=1(+5V)時0V

C

TP

vO/vI

vI/vO

+5V

–5V

TN

C

+5V0VGSP=0V

(2V~+5V)=2V~5VGSN=5V(0V~+3V)=(5~2)Vb、I=2V~5VGSN>VTN,TN導通a、I=0V~3VTN和TP至少一個導通GSP＜VTP,TP導通C、I=0V~5V2）當c=1(+5V)

，c=0時傳輸門組成的數據選擇器C=0TG1導通,TG2斷開L=XTG2導通,TG1斷開L=YC=1傳輸門的應用CMOS邏輯集成器件發展使它的技術參數從總體上來說已經達到或者超過TTL器件的水平。CMOS器件的功耗低、扇出數大，噪聲容限大，靜態功耗小，動態功耗隨頻率的增加而增加。參數系列傳輸延遲時間tpd/ns(CL=15pF)功耗(mW)延時功耗積(pJ)4000B751(1MHz)10574HC101.5(1MHz)1574HCT131(1MHz)13BiCMOS2.90.0003~7.50.00087~223.1.8CMOS邏輯門電路的技術參數幾種CMOS系列器件的主要參數3.2TTL邏輯門3.2.1

BJT的開關特性3.2.2基本BJT反相器的動態特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門電路3.2.5

集電極開路門和三態門3.2.6

BiMOS門電路3.2TTL邏輯門3.2.1

BJT的開關特性iB0，iC0，vO＝VCE≈VCC，c、e極之間近似于開路。vI=0V時:ic=VCC/RC=Ics，iB>VCC/βRC

vO＝VCE≈0.2V，c、e極之近似于短路,三極管工作在飽和區，做開關管使用。vI=5V時:0<iB<VCE＝VCC－iCRcic

≈iB放大條件取反iC＝ICS≈很小，約為數百歐，相當于開關閉合可變很大，約為數百千歐，相當于開關斷開c、e間等效內阻VCES≈0.2~0.3VVCE＝VCC－iCRcVCEO≈VCC管壓降

且不隨iB增加而增加ic

≈iBiC≈0集電極電流發射結和集電結均為正偏發射結正偏，集電結反偏發射結和集電結均為反偏偏置情況工作特點iB>iB≈0條件飽和放大截止工作狀態BJT的開關條件0<iB<2.BJT的開關時間從截止到導通開通時間ton(=td+tr)從導通到截止關閉時間toff(=ts+tf)BJT飽和與截止兩種狀態的相互轉換需要一定的時間才能完成。

CL的充、放電過程均需經歷一定的時間，必然會增加輸出電壓O波形的上升時間和下降時間，導致基本的BJT反相器的開關速度不高。3.2.2基本BJT反相器的動態性能若帶電容負載故需設計有較快開關速度的實用型TTL門電路。

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成AL1輸入A輸出L0110邏輯真值表

1.TTL與非門電路多發射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門電路2.TTL或非門

邏輯表達式AB≥1a）集電極開路與非門電路b）使用時的外電路連接C）邏輯功能L=ABOC門輸出端連接實現線與3.2.5集電極開路門和三態門電路TTL電路AB2.三態與非門(TSL)

CS數據輸入端輸出端LAB10010111011100××高阻三態與非門真值表ABCS

&

L

EN邏輯符號特點:功耗低、速度快、驅動力強3.2.6BiCMOS門電路3.5.1正負邏輯問題3.5邏輯描述中的幾個問題3.5.2基本邏輯門的等效符號及其應用3.5.1正負邏輯問題1.正負邏輯的規定

01

10正邏輯負邏輯3.5邏輯描述中的幾個問題正邏輯體制:將高電平用邏輯1表示，低電平用邏輯0表示負邏輯體制:將高電平用邏輯0表示，低電平用邏輯1表示

A

B

L

1

1

0

1

0

0

0

1

0

0

0

1

___與非門A

B

L

0

0

1

0

1

1

1

0

1

1

1

0

某電路輸入與輸出電平表A

B

L

L

L

H

L

H

H

H

L

H

H

H

L

采用正邏輯___或非門采用負邏輯與非

或非負邏輯正邏輯2.正負邏輯等效變換

與

或非

非3.5.2基本邏輯門電路的等效符號及其應用1、基本邏輯門電路的等效符號與非門及其等效符號系統輸入信號中，有的是高電平有效，有的是低電平有效。低電平有效，輸入端加小圓圈；高電平有效，輸入端不加小圓圈。或非門及其等效符號

邏輯門等效符號的應用利用邏輯門等效符號，可實現對邏輯電路進行變換，以簡化電路，能減少實現電路的門的種類。end

控制電路邏輯門等效符號強調低電平有效L=0如RE、AL都要求高電平有效，EN高電平有效如RE、AL都要求低電平有效，EN高電平有效如RE、AL都要求高電平有效，EN低電平有效3.6邏輯門電路使用中的幾個實際問題3.6.1各種門電路之間的接口問題3.6.2門電路帶負載時的接口問題1)驅動器件的輸出電壓必須處在負載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問題）。在數字電路或系統的設計中，往往將TTL和CMOS兩種器件混合使用，以滿足工作速度或者功耗指標的要求。由于每種器件的電壓和電流參數各不相同，因而在這兩種器件連接時，要滿足驅動器件和負載器件以下兩個條件：2)驅動器件必須對負載器件提供足夠大的拉電流和灌電流（屬于門電路的扇出數問題）；3.6.1各種門電路之間的接口問題vOvI驅動門

負載門1

1

VOH(min)vO

VOL(max)

vI

VIH(min)VIL(max)

負載器件所要求的輸入電壓VOH(min)≥VIH(min)VOL(max)≤VIL(max)灌電流IILIOLIIL拉電流IIHIOHIIH10111…1n個01110…1n個對負載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)驅動電路必須能為負載電路提供足夠的驅動電流

驅動電路負載電路1、）VOH(min)≥VIH(min)2、）VOL(max)≤VIL(max)4、）IOL(max)≥IIL(total)驅動電路必須能為負載電路提供合乎相應標準的高、低電平IOH(max)≥IIH(total)3、）2、CMOS門驅動TTL門VOH（min)=4.9VVOL(max)=0.1VTTL門（74系列）：VIH(min)=2VVIL(max)=0.8VIOH（max)=-0.51mAIIH（max)=20AVOH(min)≥VIH(min)VOL(max)≤VIL(max)帶拉電流負載輸出、輸入電壓帶灌電流負載?CMOS門(4000系列）：IOL（max)=0.51mAIIL（max)=-0.4mA，IOH(max)≥IIH(total)例用一個74HC00與非門電路驅動一個74系列TTL反相器和六個74LS系列邏輯門電路。試驗算此時的CMOS門電路是否過載？VOH（min)=3.84V，VOL(max)=0.33VIOH（max)=-4mAIOL（max)=4mA74HC00：IIH（max)=004mAIIL（max)=1.6mA74系列：VIH（min)=2V，VIL(max)=0.8V&111…CMOS門74系列74LS系列74LS系列