會計學1常用組合邏輯電路1、半加器3.4.1半加器和全加器能對兩個1位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。加數本位的和向高位的進位第1頁/共85頁2、全加器能對兩個1位二進制數進行相加并考慮低位來的進位，即相當于3個1位二進制數相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。第2頁/共85頁全加器的邏輯圖和邏輯符號第3頁/共85頁實現多位二進制數相加的電路稱為加法器。1、串行進位加法器3.4.2加法器構成：把n位全加器串聯起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。第4頁/共85頁2、并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進位表達式和表達式4位超前進位加法器遞推公式第5頁/共85頁超前進位發生器第6頁/共85頁加法器的級連集成二進制4位超前進位加法器第7頁/共85頁3.4.3加法器的應用1、8421BCD碼轉換為余3碼BCD碼+0011=余3碼2、二進制并行加法/減法器C0-1＝0時，B0=B，電路執行A+B運算；當C0-1＝1時，B1=B，電路執行A－B=A+B運算。第8頁/共85頁本節小結能對兩個1位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。能對兩個1位二進制數進行相加并考慮低位來的進位，即相當于3個1位二進制數的相加，求得和及進位的邏輯電路稱為全加器。實現多位二進制數相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復雜。加法器除用來實現兩個二進制數相加外，還可用來設計代碼轉換電路、二進制減法器和十進制加法器等。第9頁/共85頁3.5數值比較器3.5.11位數值比較器3.5.24位數值比較器3.5.3數值比較器的位數擴展第10頁/共85頁用來完成兩個二進制數的大小比較的邏輯電路稱為數值比較器，簡稱比較器。3.5.11位數值比較器設A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數值比較器的真值表。第11頁/共85頁邏輯表達式邏輯圖第12頁/共85頁3.5.24位數值比較器第13頁/共85頁真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個低位數，設置低位數比較結果輸入端，是為了能與其它數值比較器連接，以便組成更多位數的數值比較器；3個輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結果。第14頁/共85頁邏輯圖第15頁/共85頁3.5.3比較器的級聯集成數值比較器第16頁/共85頁串聯擴展TTL電路：最低4位的級聯輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預先分別預置為0、0、1。CMOS電路：各級的級聯輸入端A＇>B＇必須預先預置為0

，最低4位的級聯輸入端A＇<B＇和A＇=B＇必須預先預置為0、1。第17頁/共85頁并聯擴展第18頁/共85頁本節小結在各種數字系統尤其是在計算機中，經常需要對兩個二進制數進行大小判別，然后根據判別結果轉向執行某種操作。用來完成兩個二進制數的大小比較的邏輯電路稱為數值比較器，簡稱比較器。在數字電路中，數值比較器的輸入是要進行比較的兩個二進制數，輸出是比較的結果。利用集成數值比較器的級聯輸入端，很容易構成更多位數的數值比較器。數值比較器的擴展方式有串聯和并聯兩種。擴展時需注意TTL電路與CMOS電路在連接方式上的區別。第19頁/共85頁3.6編碼器3.6.1二進制編碼器3.6.2二-十進制編碼器第20頁/共85頁實現編碼操作的電路稱為編碼器。3.6.1二進制編碼器1、3位二進制編碼器輸入8個互斥的信號輸出3位二進制代碼真值表第21頁/共85頁邏輯表達式邏輯圖第22頁/共85頁2、3位二進制優先編碼器在優先編碼器中優先級別高的信號排斥級別低的，即具有單方面排斥的特性。設I7的優先級別最高，I6次之，依此類推，I0最低。真值表第23頁/共85頁邏輯表達式第24頁/共85頁邏輯圖8線-3線優先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。第25頁/共85頁2、集成3位二進制優先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現多級編碼器之間的優先級別的控制。YEX為擴展輸出端，是控制標志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進制優先編碼器74LS148第26頁/共85頁集成3位二進制優先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第27頁/共85頁集成3位二進制優先編碼器74LS148的級聯16線-4線優先編碼器第28頁/共85頁3.6.2二-十進制編碼器1、8421BCD碼編碼器輸入10個互斥的數碼輸出4位二進制代碼真值表第29頁/共85頁邏輯表達式邏輯圖第30頁/共85頁2、8421BCD碼優先編碼器真值表第31頁/共85頁邏輯表達式第32頁/共85頁邏輯圖第33頁/共85頁3、集成10線-4線優先編碼器第34頁/共85頁本節小結

用二進制代碼表示特定對象的過程稱為編碼；實現編碼操作的電路稱為編碼器。編碼器分二進制編碼器和十進制編碼器，各種譯碼器的工作原理類似，設計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優先編碼方案。第35頁/共85頁3.7譯碼器3.7.1二進制譯碼器3.7.2二-十進制譯碼器3.7.3顯示譯碼器3.7.4譯碼器的應用第36頁/共85頁把代碼狀態的特定含義翻譯出來的過程稱為譯碼，實現譯碼操作的電路稱為譯碼器。3.7.1二進制譯碼器設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態，故又稱為變量譯碼器。第37頁/共85頁1、3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號第38頁/共85頁邏輯表達式邏輯圖電路特點：與門組成的陣列第39頁/共85頁2、集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態；當G1＝0、時，譯碼器處于禁止狀態。第40頁/共85頁真值表輸入：自然二進制碼輸出：低電平有效第41頁/共85頁3、74LS138的級聯第42頁/共85頁第43頁/共85頁二-十進制譯碼器的輸入是十進制數的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數字相對應的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。3.7.2二-十進制譯碼器1、8421BCD碼譯碼器

把二-十進制代碼翻譯成10個十進制數字信號的電路，稱為二-十進制譯碼器。第44頁/共85頁真值表第45頁/共85頁邏輯表達式邏輯圖第46頁/共85頁將與門換成與非門，則輸出為反變量，即為低電平有效。第47頁/共85頁２、集成8421BCD碼譯碼器74LS42第48頁/共85頁3.7.3顯示譯碼器1、數碼顯示器

用來驅動各種顯示器件，從而將用二進制代碼表示的數字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第49頁/共85頁第50頁/共85頁b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極第51頁/共85頁2、顯示譯碼器真值表僅適用于共陰極LED真值表第52頁/共85頁a的卡諾圖第53頁/共85頁b的卡諾圖c的卡諾圖第54頁/共85頁d的卡諾圖e的卡諾圖第55頁/共85頁f的卡諾圖g的卡諾圖第56頁/共85頁邏輯表達式第57頁/共85頁邏輯圖第58頁/共85頁2、集成顯示譯碼器74LS48引腳排列圖第59頁/共85頁功能表第60頁/共85頁輔助端功能第61頁/共85頁3.7.4譯碼器的應用1、用二進制譯碼器實現邏輯函數②畫出用二進制譯碼器和與非門實現這些函數的接線圖。①寫出函數的標準與或表達式，并變換為與非-與非形式。第62頁/共85頁3、數碼顯示電路的動態滅零第63頁/共85頁本節小結把代碼狀態的特定含義翻譯出來的過程稱為譯碼，實現譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設計方法也相同。二進制譯碼器能產生輸入變量的全部最小項，而任一組合邏輯函數總能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現任何組合邏輯函數。此外，用4線-16線譯碼器還可實現BCD碼到十進制碼的變換。第64頁/共85頁3.8數據選擇器3.8.14選1數據選擇器3.8.2集成數據選擇器3.8.3用數據選擇器實現組合邏輯函數第65頁/共85頁3.8.14選1數據選擇器真值表邏輯表達式地址變量輸入數據由地址碼決定從４路輸入中選擇哪１路輸出。第66頁/共85頁邏輯圖第67頁/共85頁3.8.2集成數據選擇器集成雙4選1數據選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態；S=1時芯片被禁止，Y≡0。第68頁/共85頁集成8選1數據選擇器74LS151第69頁/共85頁74LS151的真值表第70頁/共85頁數據選擇器的擴展第71頁/共85頁3.8.3用數據選擇器實現邏輯函數基本原理數據選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數總可以用最小項之和的標準形式構成。所以，利用數據選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現任何所需的組合邏輯函數。第72頁/共85頁基本步驟確定數據選擇器確定地址變量21n個地址變量的數據選擇器，不需要增加門電路，最多可實現n＋1個變量的函數。3個變量，選用4選1數據選擇器。A1=A、A0=B邏輯函數1選用74LS153274LS153有兩個地址變量。第73頁/共85頁求Di3（1）公式法函數的標準與或表達式：4選1數據選擇器輸出信號的表達式：比較L和Y，得：3第74頁/共85頁畫連線圖44第75頁/共85頁求Di的方法（2）真值表法C=1時L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時L=1，故D1=C第76頁/共85頁求Di的方法（3）圖形法D0D1D3D2第77頁/共85頁用數據選擇器實現函數：例①選用8選1數據選擇器74LS151②設A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD