3.1組合邏輯電路的分析與設(shè)計(jì)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.3VHDL的順序行為3.4典型組合邏輯電路及其應(yīng)用3.5可編程組合邏輯器件（PLD）第3章組合邏輯電路3.1組合邏輯電路的分析與設(shè)計(jì)3.2組合邏輯電路中的競(jìng)爭(zhēng)3.1組合邏輯電路的分析與設(shè)計(jì)3.1組合邏輯電路的分析與設(shè)計(jì)分析邏輯電路時(shí)，首先確定電路的性質(zhì)，觀察輸入信號(hào)是否單方向從輸入流經(jīng)電路到輸出，不存在反饋信號(hào)。如果具備這樣的性質(zhì)，就是組合邏輯電路。組合邏輯電路的分析是根據(jù)給定的邏輯電路圖找出其輸出信號(hào)與輸入信號(hào)之間的邏輯關(guān)系，從而確定邏輯功能。組合邏輯電路的分析框圖如圖3.1.2所示，分析步驟如下。3.1組合邏輯電路的分析與設(shè)計(jì)3.1.1組合邏輯電路的分析分析邏輯電路時(shí)，首先確定電路的性質(zhì)，觀察輸入信號(hào)是否圖3.1.2組合邏輯電路分析步驟3.1組合邏輯電路的分析與設(shè)計(jì)圖3.1.2組合邏輯電路分析步驟3.1組合邏輯電路的1.確定輸入/輸出變量2.列真值表和寫邏輯表達(dá)式3.選擇器件類型4.邏輯函數(shù)化簡(jiǎn)或變換5.畫出邏輯電路圖3.1組合邏輯電路的分析與設(shè)計(jì)3.1.2組合邏輯電路的設(shè)計(jì)1.確定輸入/輸出變量2.列真值表和寫邏輯表達(dá)式4.邏輯函數(shù)例3.1.4某化學(xué)實(shí)驗(yàn)室有化學(xué)試劑11種，編為第1至第11號(hào)，在配方時(shí)，必須遵守下列規(guī)定。（1）第2號(hào)不能與第7號(hào)同時(shí)配用。（2）第3號(hào)和第6號(hào)必須同時(shí)配用。（3）同時(shí)用第4、9號(hào)時(shí)，必須配用11號(hào)。請(qǐng)?jiān)O(shè)計(jì)一個(gè)邏輯電路，在違反上述任何一個(gè)規(guī)定時(shí)，發(fā)出報(bào)警指示信號(hào)。解：（1）設(shè)置11種化學(xué)試劑為輸入信號(hào)，2對(duì)應(yīng)A，7對(duì)應(yīng)B，3對(duì)應(yīng)C，6對(duì)應(yīng)D，4對(duì)應(yīng)E，9對(duì)應(yīng)F和11對(duì)應(yīng)G。設(shè)置F1、F2和F3分別為違反3種規(guī)定的輸出。①第2號(hào)與第7號(hào)同時(shí)用對(duì)應(yīng)A和B都為高電平，違反規(guī)定，輸出F1為高電平?？捎门c門實(shí)現(xiàn)。②第3號(hào)和第6號(hào)同時(shí)配用或都不用時(shí)，沒(méi)用違反規(guī)定，輸出F2為低電平。若只用第3號(hào)或第6號(hào),則違反規(guī)定,輸出F2為高電平?？捎卯惢蜷T實(shí)現(xiàn)。3.1組合邏輯電路的分析與設(shè)計(jì)例3.1.4某化學(xué)實(shí)驗(yàn)室有化學(xué)試劑11種，編為第1③同時(shí)用第4、9號(hào)，沒(méi)有配用第11號(hào)時(shí),違反規(guī)定,輸出F3為高電平。否則，輸出低電平?？捎门c門實(shí)現(xiàn)，（2）將3個(gè)電路輸出綜合為一個(gè)輸出時(shí)，可用扇入系數(shù)為3的或門連接到最后輸出F。實(shí)現(xiàn)例3.1.4的邏輯電路如圖3.1.7所示圖3.1.7例3.1.4電路圖3.1組合邏輯電路的分析與設(shè)計(jì)③同時(shí)用第4、9號(hào)，沒(méi)有配用第11號(hào)時(shí),違反規(guī)定,輸1）1型冒險(xiǎn)

2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法1.信號(hào)以不同的路徑到達(dá)3.2.1競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象1）1型冒險(xiǎn)2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2.選用延時(shí)不同的器件3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2.選用延時(shí)不同的器件3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除在圖3.2.4（a）所示電路中，輸出邏輯函數(shù)F=AB+BC。當(dāng)B為1，AC由01變?yōu)?0時(shí)，同時(shí)有兩個(gè)信號(hào)變化。圖3.2.4兩個(gè)信號(hào)發(fā)生變化的冒險(xiǎn)3.兩個(gè)信號(hào)同時(shí)發(fā)生變化3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法在圖3.2.4（a）所示電路中，輸出邏輯函數(shù)F=AB

1.代數(shù)法

2.卡諾圖法3.2.2冒險(xiǎn)現(xiàn)象的判斷3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.2.2冒險(xiǎn)現(xiàn)象的判斷3.2組合邏輯電路中的

3.增加選通信號(hào)

1.增加冗余項(xiàng)

2.輸出接濾波電容

3.2.3冒險(xiǎn)現(xiàn)象的消除方法3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.增加選通信號(hào)1.增加冗余項(xiàng)2.輸出接濾波電進(jìn)程本身是并行行為，且存在于結(jié)構(gòu)體中。進(jìn)程內(nèi)部的語(yǔ)句要進(jìn)入進(jìn)程之后才能順序執(zhí)行。進(jìn)入進(jìn)程是靠敏感信號(hào)發(fā)生變化的時(shí)候，稱此時(shí)為“激活”進(jìn)程。若敏感信號(hào)同時(shí)激活多個(gè)進(jìn)程，進(jìn)程是按并行行為執(zhí)行的。進(jìn)程語(yǔ)句的一般形式如下：<進(jìn)程標(biāo)號(hào)>：PROCESS<敏感信號(hào)表><進(jìn)程說(shuō)明區(qū)>BEGIN<語(yǔ)句部分>WAITON<敏感信號(hào)表>；UNTIL<條件表達(dá)式>；WAITFOR<時(shí)間表達(dá)式>；ENDPROCESS;3.3VHDL的順序行為3.3.1進(jìn)程語(yǔ)句進(jìn)程本身是并行行為，且存在于結(jié)構(gòu)體中。進(jìn)程內(nèi)部的語(yǔ)例3.3.2用VHDL設(shè)計(jì)一告警系統(tǒng)的控制電路。接收來(lái)自煙霧、紅外線和濕度傳感器的三個(gè)輸入信號(hào)smoke、door和water。傳輸?shù)綀?bào)警設(shè)備的三個(gè)輸出信號(hào)fire_alarm、burg_alarm、water_alarm以及使能信號(hào)en。解：VHDL程序描述如下：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYalarmISPORT(smoke,door,water,en:INstd_logic;fire_am,burg_am,water_am:OUTstd_logic);ENDalarm;ARCHITECTUREalarm_arcOFalarmISBEGINPROCESS(smoke,door,water,en)3.3VHDL的順序行為3.3.2順序行為舉例例3.3.2用VHDL設(shè)計(jì)一告警系統(tǒng)的控制電路。

BEGINIF((smoke='1')AND(en='0'))THENfire_am<='1';ELSIF((door='1')AND(en='0'))THENburg_am<='1';ELSIF((water='1')AND(en='0'))THENwater_am<='1';ELSEfire_am<='0';burg_am<='0';water_am<='0';ENDIF;ENDPROCESS;ENDalarm_arc;3.3VHDL的順序行為BEGIN3.3VHDL的順序行為

二進(jìn)制編碼器是用n位二進(jìn)制對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的電路。二進(jìn)制編碼器輸入為N=2n個(gè)信號(hào)，輸出為n位二進(jìn)制代碼。根據(jù)編碼器輸出二進(jìn)制的位數(shù)，二進(jìn)制編碼器可分為3位二進(jìn)制編碼器和4位二進(jìn)制編碼器。3.4典型組合邏輯電路及其應(yīng)用3.4.1編碼器1.二進(jìn)制編碼器二進(jìn)制編碼器是用n位二進(jìn)制對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的

上例討論的是任何時(shí)候只允許一個(gè)輸入信號(hào)低電平有效的4位二進(jìn)制編碼器。如果同時(shí)按下兩個(gè)或兩個(gè)以上的按鍵，即輸入信號(hào)超過(guò)一個(gè)，編碼器輸出將產(chǎn)生錯(cuò)誤。而優(yōu)先編碼器是一種允許同時(shí)輸入兩個(gè)或兩個(gè)輸入信號(hào)以上的編碼器，輸出對(duì)應(yīng)哪個(gè)輸入的信號(hào)取決于其優(yōu)先權(quán)。3.4典型組合邏輯電路及其應(yīng)用2.優(yōu)先編碼器上例討論的是任何時(shí)候只允許一個(gè)輸入信號(hào)低電平有效的3.4典型組合邏輯電路及其應(yīng)用3.4典型組合邏輯電路及其應(yīng)用

可以只對(duì)圖3.4.1中的10個(gè)按鍵0～9編成二進(jìn)制代碼0000～1001，稱這樣的編碼器為二十進(jìn)制編碼器.。3.4典型組合邏輯電路及其應(yīng)用3.二-十進(jìn)制編碼器可以只對(duì)圖3.4.1中的10個(gè)按鍵0～9編成二進(jìn)制代碼。

二進(jìn)制譯碼器也稱為最小項(xiàng)譯碼器，譯碼器的每一組輸入編碼都是最小項(xiàng)。在若干個(gè)輸出端中僅有一端輸出有效電平（低或高），其余輸出端皆處于無(wú)效電平（高或低），這類譯碼器稱為變量譯碼器。3.4典型組合邏輯電路及其應(yīng)用3.4.2譯碼器1.二進(jìn)制譯碼器。二進(jìn)制譯碼器也稱為最小項(xiàng)譯碼器，譯碼器的每一組輸入。1）3線-8線集成譯碼器741382)8421BCD譯碼器74423.4典型組合邏輯電路及其應(yīng)用。1）3線-8線集成譯碼器741382)8421BCD3.42）8421BCD譯碼器7442二-十進(jìn)制譯碼器是將8421BCD碼轉(zhuǎn)換成10個(gè)對(duì)應(yīng)的輸出信號(hào)，輸入端有4個(gè)信號(hào)，輸出端有10個(gè)信號(hào)，所以又稱4線-10線譯碼器。7442是典型的4線10線譯碼器，其功能表和邏輯符號(hào)分別如表3.4.4和圖3.4.10所示。圖3.4.108421BCD譯碼器3.4典型組合邏輯電路及其應(yīng)用2）8421BCD譯碼器7442二-十進(jìn)制譯碼器是將81）實(shí)現(xiàn)組合邏輯電路2）用譯碼器構(gòu)成數(shù)據(jù)分配器3.4典型組合邏輯電路及其應(yīng)用2.二進(jìn)制碼譯碼器應(yīng)用1）實(shí)現(xiàn)組合2）用譯碼器構(gòu)成數(shù)據(jù)分配器3.4典型組合邏輯電1）實(shí)現(xiàn)組合邏輯電路

例3.4.4某組合邏輯電路的真值表如表3.4.5所示，試用譯碼器和門電路設(shè)計(jì)該邏輯電路，并分析其功能。解：寫出輸出S和F的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。選用3線-8線譯碼器74138。設(shè)A=A2、B=A1、C=A0。對(duì)應(yīng)2個(gè)輸出信號(hào)S和F，分別選用扇入系數(shù)為4的與非門實(shí)現(xiàn)。使與非門的輸入端接入S和F式中對(duì)應(yīng)的最小項(xiàng)，即可實(shí)現(xiàn)要求的邏輯，如圖3.4.12所示。可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。3.4典型組合邏輯電路及其應(yīng)用1）實(shí)現(xiàn)組合邏輯電路例3.4.4某組合邏輯電路的真值表表3.4.5例3.4.4真值表圖3.4.12例3.4.4邏輯圖3.4典型組合邏輯電路及其應(yīng)用表3.4.5例3.4.4真值表圖3.4.12例3.42）用譯碼器構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器是將1路輸入信號(hào)根據(jù)地址選擇碼A2A1A0的組態(tài)分配給多路輸出電路中的某一路輸出的電路?？捎^察圖3.4.13所示的單刀多擲開關(guān),由單刀多擲開關(guān)決定開關(guān)位置，從而確定了數(shù)據(jù)在2n個(gè)可能的通道中選擇一路輸出。圖3.4.13數(shù)據(jù)分配示意圖3.4典型組合邏輯電路及其應(yīng)用2）用譯碼器構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器是將1路輸入信號(hào)

在數(shù)字系統(tǒng)和測(cè)量?jī)x器中的數(shù)字、字母、符號(hào)需要顯示出來(lái)，以供人們直觀地讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號(hào)的器件稱為數(shù)字顯示器。3.4典型組合邏輯電路及其應(yīng)用3.顯示譯碼器在數(shù)字系統(tǒng)和測(cè)量?jī)x器中的數(shù)字、字母、符號(hào)需要顯示出來(lái)，1）七段發(fā)光二極管顯示器圖3.4.15七段發(fā)光二極管顯示器及發(fā)光段組合圖3.4典型組合邏輯電路及其應(yīng)用1）七段發(fā)光二極管顯示器圖3.4.15七段發(fā)光二極管顯示2）七段顯示譯碼器7447（1）正常譯碼顯示。（2）滅零。（3）試燈。（4）特殊控制端BI/RBO。3.4典型組合邏輯電路及其應(yīng)用2）七段顯示譯碼器7447（1）正常（2）滅零。（4）特殊控3）譯碼器的VHDL描述在編寫二進(jìn)制譯碼器的VHDL程序的功能前，確定輸入輸出引腳。3線-8線譯碼器有3個(gè)二進(jìn)制輸入端，在程序?qū)嶓w中定義a、b、c，8個(gè)輸出端定義為F0~F7。對(duì)輸入a、b、c的值進(jìn)行譯碼，使輸出端F0~F7對(duì)應(yīng)的輸出有效（低電平）。3線-8線譯碼器還有3個(gè)選通輸入端s1、s2a和s2b。只有在s1=1，s2a=0，s2b=0時(shí)，譯碼器才進(jìn)行正常譯碼，否則F0~F7輸出均為高電平。3.4典型組合邏輯電路及其應(yīng)用3）譯碼器的VHDL描述在編寫二進(jìn)制譯碼器的VHDL示意圖數(shù)據(jù)選擇器（multiplexer，MUX）又稱多路選擇器或多路開關(guān)，是應(yīng)用比較廣泛的中規(guī)模組合邏輯電路，尤其是電子設(shè)計(jì)自動(dòng)化技術(shù)發(fā)展成熟的今天。圖3.4.19數(shù)據(jù)選擇器3.4典型組合邏輯電路及其應(yīng)用3.4.3數(shù)據(jù)選擇器示意圖數(shù)據(jù)選擇器（multiplexer，MUX）又稱1）雙4選1數(shù)據(jù)選擇器74153圖3.4.204選1數(shù)據(jù)選擇器3.4典型組合邏輯電路及其應(yīng)用1.典型數(shù)據(jù)選擇器1）雙4選1數(shù)據(jù)選擇器74153圖3.4.204選1數(shù)據(jù)2)8選1數(shù)據(jù)選擇器74151圖3.4.218選1數(shù)據(jù)選擇器符號(hào)表3.4.1174151的功能表3.4典型組合邏輯電路及其應(yīng)用2)8選1數(shù)據(jù)選擇器74151圖3.4.218選1數(shù)據(jù)選1）用74151擴(kuò)展成16選1數(shù)據(jù)選擇器2）實(shí)現(xiàn)組合邏輯函數(shù)3.4典型組合邏輯電路及其應(yīng)用2.數(shù)據(jù)選擇器的應(yīng)用1）用74151擴(kuò)展成16選1數(shù)據(jù)選擇器2）實(shí)現(xiàn)組合邏輯函數(shù)表3.4.134位比較器7485功能表數(shù)3.4典型組合邏輯電路及其應(yīng)用3.4.4數(shù)據(jù)選擇比較器1.集成數(shù)值比較器7485表3.4.134位比較器7485功能表數(shù)3.4典型組3.4典型組合邏輯電路及其應(yīng)用2.數(shù)值比較器的應(yīng)用3.4典型組合邏輯電路及其應(yīng)用2.數(shù)值比較器的應(yīng)用圖3.4.28例3.4.10電路3.4典型組合邏輯電路及其應(yīng)用圖3.4.28例3.4.10電路3.4典型組合邏輯電

組合邏輯電路不僅可以完成邏輯轉(zhuǎn)換功能，還可以完成算術(shù)運(yùn)算功能。數(shù)字系統(tǒng)中兩個(gè)二進(jìn)制數(shù)之間的加、減、乘、除都由若干的加法運(yùn)算來(lái)完成，因此加法器是構(gòu)成運(yùn)算電路的基本單元。3.4典型組合邏輯電路及其應(yīng)用3.4.5算術(shù)運(yùn)算電路組合邏輯電路不僅可以完成邏輯轉(zhuǎn)換功能，還可以完成算術(shù)運(yùn)算

2）全加器1）半加器3)4位快速進(jìn)位加法器3.4典型組合邏輯電路及其應(yīng)用1.加法器2）全加器1）半加器3)4位快速3.4典型組合邏輯電路（1）實(shí)現(xiàn)8421BCD碼轉(zhuǎn)換余3碼電路。（4）實(shí)現(xiàn)2個(gè)1位8421BCD碼加法電路。（3）實(shí)現(xiàn)2個(gè)2位二進(jìn)制數(shù)乘法電路。（2）實(shí)現(xiàn)X-Y≥0的4位二進(jìn)制減法電路。3.4典型組合邏輯電路及其應(yīng)用2.加法器的應(yīng)用（4）實(shí)現(xiàn)2個(gè)1位8421BCD碼加法電路。（3）實(shí)現(xiàn)2個(gè)3.5.2PLD基本電路圖3.5可編程組合邏輯器件（PLD）3.5.1PLD基本結(jié)構(gòu)與表示方法1.PLD的基本結(jié)構(gòu)3.5.2PLD基本電路圖3.5可編程組合邏輯器件（P1）連接方式圖3.5.3PLD連接方式2.PLD的表示方法3.5可編程組合邏輯器件（PLD）1）連接方式圖3.5.3PLD連接方式2.PLD的表示2）基本邏輯門的表示方式（1）緩沖器。（2）與門和或門。3.5可編程組合邏輯器件（PLD）2）基本邏輯門的表示方式（1）緩沖器。（2）與門和或門。3.PLD初期的可編程邏輯器件是靠熔絲的接通與斷開產(chǎn)生邏輯，圖3.5.7給出了4（字線）個(gè)乘積項(xiàng)×2個(gè)輸出函數(shù)（位線）熔絲結(jié)構(gòu)的PLD。圖3.5.7熔絲型開關(guān)圖3.5.2PLD編程單元1.熔絲與反熔絲型3.5可編程組合邏輯器件（PLD）PLD初期的可編程邏輯器件是靠熔絲的接通與斷1）疊柵型（SIMOS）編程單元圖3.5.9疊柵型編程單元

3.5可編程組合邏輯器件（PLD）2.浮柵技術(shù)1）疊柵型（SIMOS）編程單元圖3.5.9疊柵型編2）隧道型（FLOTOX）編程單元3.5可編程組合邏輯器件（PLD）圖3.5.10FLOTOX結(jié)構(gòu)示意圖FLOTOX編程典型代表器件是E2PROM，圖3.5.10是FLOTOX編程單元。2）隧道型（FLOTOX）編程單元3.5可編程組合邏輯器件3）閃速（Flash）編程單元圖3.5.11是閃速編程單元，結(jié)構(gòu)類似于圖3.5.9(a)所示的SIMOS編程單元，區(qū)別在于疊柵編程單元的區(qū)域Sn+和漏極的區(qū)域Dn+是對(duì)稱的，而閃速編程單元源極的區(qū)域Sn+大于漏極的區(qū)域Dn+，這兩塊區(qū)域不是對(duì)稱的。圖3.5.11Flash結(jié)構(gòu)示意圖3.5可編程組合邏輯器件（PLD）3）閃速（Flash）編程單元圖3.5.11是閃速編

PLD主要有可編程只讀存儲(chǔ)器（programmablereadonlymemory,PROM）、可編程邏輯陣列（programmablelogicarray,PLA）、可編程陣列邏輯（programmablearraylogic,PAL）、通用陣列邏輯（genericarraylogic,GAL）、復(fù)雜可編程邏輯器件（complexprogrammablelogicdevice,CPLD）和現(xiàn)場(chǎng)可編程門陣列（fieldprogrammablegatearray,FPGA）。3.5可編程組合邏輯器件（PLD）3.5.3PLD的分類PLD主要有可編程只讀存儲(chǔ)器（programmab

按集成度考慮，可以分為低密度和高密度器件,或者稱為簡(jiǎn)單的PLD和復(fù)雜的PLD。3.5可編程組合邏輯器件（PLD）1.集成度3.5可編程組合邏輯器件（PLD）1.集成度

PLD從編程工藝上考慮，可以分為一次編程、多次編程和無(wú)限次編程。3.5可編程組合邏輯器件（PLD）2.編程工藝PLD從編程工藝上考慮，可以分為一次編程、多次編程和3）與陣列可編程，或陣列固定1）與陣列固定，

或陣列可編程2）與或陣列均可編程3.5可編程組合邏輯器件（PLD）3）與陣列可編程，1）與陣列固定，或陣列可編程2）與或陣增加加密功能OSIModelLayer降低系統(tǒng)成本縮短設(shè)計(jì)周期

減小系統(tǒng)體積提高系統(tǒng)可靠性1234567提高處理速度

增加設(shè)計(jì)靈活性1）2）3）4）5）6）7）3.5可編程組合邏輯器件（PLD）4.PLD的特點(diǎn)增加加密功能OSIModel降低系統(tǒng)成本縮短設(shè)計(jì)周期例3.5.3設(shè)計(jì)1個(gè)PROM電路，連續(xù)產(chǎn)生一密碼（5D9125287C68E7F3）H。解：（1）首先分析密碼的數(shù)量為16，可用4個(gè)輸入信號(hào)A3A2A1A0。再分析是十六進(jìn)制數(shù)，則有4位輸出F3F2F1F0。（2）根據(jù)密碼寫出真值表，如表3.5.2所示。再依據(jù)真值表一一對(duì)應(yīng)畫出PROM陣列圖，如圖3.5.17所示。（3）將輸入信號(hào)A3A2A1A0從0000～1111周期性地變化，使F3、F2、F1、F0連續(xù)產(chǎn)生密碼。也可以將此密碼考慮為4路信號(hào)，則連續(xù)產(chǎn)生序列信號(hào)，此例可作為序列信號(hào)發(fā)生器使用。3.5可編程組合邏輯器件（PLD）3.5.4PLD組合邏輯電路應(yīng)用舉例例3.5.3設(shè)計(jì)1個(gè)PROM電路，連續(xù)產(chǎn)生一密碼（圖3.5.17例3.5.3PROM陣列圖3.5可編程組合邏輯器件（PLD）圖3.5.17例3.5.3PROM陣列圖3.5可編程本章小結(jié)組合邏輯電路的特點(diǎn)是電路中沒(méi)有記憶存儲(chǔ)單元，沒(méi)有反饋回路。任一時(shí)刻的輸出狀態(tài)只決定于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原輸出狀態(tài)無(wú)關(guān)。有3種設(shè)計(jì)組合邏輯電路的方法。1.用基本邏輯門設(shè)計(jì)采用邏輯門電路設(shè)計(jì)組合邏輯電路是最基本的設(shè)計(jì)方法,根據(jù)所分析的真值表、邏輯表達(dá)式和所采用門電路對(duì)輸出邏輯表達(dá)式進(jìn)行化簡(jiǎn)和變換，最后畫出邏輯圖。第3章組合邏輯電路本章小結(jié)組合邏輯電路的特點(diǎn)是電路中沒(méi)有記憶存儲(chǔ)單元，沒(méi)有反饋本章小結(jié)2.用組合邏輯模塊設(shè)計(jì)采用中規(guī)模組合邏輯模塊如編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等設(shè)計(jì)組合邏輯電路，要熟悉它們的邏輯功能。根據(jù)邏輯功能和邏輯運(yùn)算積木式構(gòu)成組合邏輯電路。為了增加使用的靈活性和便于功能擴(kuò)展，多數(shù)中規(guī)模組合邏輯模塊中都設(shè)置了輸入、輸出使能端或輸入、輸出擴(kuò)展端。既可控制器件的工作狀態(tài)，又便于構(gòu)成較復(fù)雜的邏輯系統(tǒng)。應(yīng)用中規(guī)模組合邏輯模塊設(shè)計(jì)組合邏輯電路時(shí)應(yīng)注意使用的芯片的個(gè)數(shù)和品種盡量少，芯片之間的連線盡量少。3.用PLD設(shè)計(jì)基于電子設(shè)計(jì)自動(dòng)化（EDA）平臺(tái)，用VHDL設(shè)計(jì)可編程邏輯器件(PLD)是現(xiàn)代設(shè)計(jì)方法。PLD的出現(xiàn)改變了傳統(tǒng)的設(shè)計(jì)方法，使數(shù)字電路系統(tǒng)設(shè)計(jì)越來(lái)越方便。甚至設(shè)計(jì)者掌握了所設(shè)計(jì)的電路方案或邏輯關(guān)系就可實(shí)現(xiàn)數(shù)字系統(tǒng)，應(yīng)用硬件描述語(yǔ)言設(shè)計(jì)邏輯電路是一種越來(lái)越重要的手段。第3章組合邏輯電路本章小結(jié)2.用組合邏輯模塊設(shè)計(jì)第3章組合邏輯電路3.1組合邏輯電路的分析與設(shè)計(jì)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.3VHDL的順序行為3.4典型組合邏輯電路及其應(yīng)用3.5可編程組合邏輯器件（PLD）第3章組合邏輯電路3.1組合邏輯電路的分析與設(shè)計(jì)3.2組合邏輯電路中的競(jìng)爭(zhēng)3.1組合邏輯電路的分析與設(shè)計(jì)3.1組合邏輯電路的分析與設(shè)計(jì)分析邏輯電路時(shí)，首先確定電路的性質(zhì)，觀察輸入信號(hào)是否單方向從輸入流經(jīng)電路到輸出，不存在反饋信號(hào)。如果具備這樣的性質(zhì)，就是組合邏輯電路。組合邏輯電路的分析是根據(jù)給定的邏輯電路圖找出其輸出信號(hào)與輸入信號(hào)之間的邏輯關(guān)系，從而確定邏輯功能。組合邏輯電路的分析框圖如圖3.1.2所示，分析步驟如下。3.1組合邏輯電路的分析與設(shè)計(jì)3.1.1組合邏輯電路的分析分析邏輯電路時(shí)，首先確定電路的性質(zhì)，觀察輸入信號(hào)是否圖3.1.2組合邏輯電路分析步驟3.1組合邏輯電路的分析與設(shè)計(jì)圖3.1.2組合邏輯電路分析步驟3.1組合邏輯電路的1.確定輸入/輸出變量2.列真值表和寫邏輯表達(dá)式3.選擇器件類型4.邏輯函數(shù)化簡(jiǎn)或變換5.畫出邏輯電路圖3.1組合邏輯電路的分析與設(shè)計(jì)3.1.2組合邏輯電路的設(shè)計(jì)1.確定輸入/輸出變量2.列真值表和寫邏輯表達(dá)式4.邏輯函數(shù)例3.1.4某化學(xué)實(shí)驗(yàn)室有化學(xué)試劑11種，編為第1至第11號(hào)，在配方時(shí)，必須遵守下列規(guī)定。（1）第2號(hào)不能與第7號(hào)同時(shí)配用。（2）第3號(hào)和第6號(hào)必須同時(shí)配用。（3）同時(shí)用第4、9號(hào)時(shí)，必須配用11號(hào)。請(qǐng)?jiān)O(shè)計(jì)一個(gè)邏輯電路，在違反上述任何一個(gè)規(guī)定時(shí)，發(fā)出報(bào)警指示信號(hào)。解：（1）設(shè)置11種化學(xué)試劑為輸入信號(hào)，2對(duì)應(yīng)A，7對(duì)應(yīng)B，3對(duì)應(yīng)C，6對(duì)應(yīng)D，4對(duì)應(yīng)E，9對(duì)應(yīng)F和11對(duì)應(yīng)G。設(shè)置F1、F2和F3分別為違反3種規(guī)定的輸出。①第2號(hào)與第7號(hào)同時(shí)用對(duì)應(yīng)A和B都為高電平，違反規(guī)定，輸出F1為高電平?？捎门c門實(shí)現(xiàn)。②第3號(hào)和第6號(hào)同時(shí)配用或都不用時(shí)，沒(méi)用違反規(guī)定，輸出F2為低電平。若只用第3號(hào)或第6號(hào),則違反規(guī)定,輸出F2為高電平?？捎卯惢蜷T實(shí)現(xiàn)。3.1組合邏輯電路的分析與設(shè)計(jì)例3.1.4某化學(xué)實(shí)驗(yàn)室有化學(xué)試劑11種，編為第1③同時(shí)用第4、9號(hào)，沒(méi)有配用第11號(hào)時(shí),違反規(guī)定,輸出F3為高電平。否則，輸出低電平。可用與門實(shí)現(xiàn)，（2）將3個(gè)電路輸出綜合為一個(gè)輸出時(shí)，可用扇入系數(shù)為3的或門連接到最后輸出F。實(shí)現(xiàn)例3.1.4的邏輯電路如圖3.1.7所示圖3.1.7例3.1.4電路圖3.1組合邏輯電路的分析與設(shè)計(jì)③同時(shí)用第4、9號(hào)，沒(méi)有配用第11號(hào)時(shí),違反規(guī)定,輸1）1型冒險(xiǎn)

2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法1.信號(hào)以不同的路徑到達(dá)3.2.1競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象1）1型冒險(xiǎn)2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2）0型冒險(xiǎn)3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2.選用延時(shí)不同的器件3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法2.選用延時(shí)不同的器件3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除在圖3.2.4（a）所示電路中，輸出邏輯函數(shù)F=AB+BC。當(dāng)B為1，AC由01變?yōu)?0時(shí)，同時(shí)有兩個(gè)信號(hào)變化。圖3.2.4兩個(gè)信號(hào)發(fā)生變化的冒險(xiǎn)3.兩個(gè)信號(hào)同時(shí)發(fā)生變化3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法在圖3.2.4（a）所示電路中，輸出邏輯函數(shù)F=AB

1.代數(shù)法

2.卡諾圖法3.2.2冒險(xiǎn)現(xiàn)象的判斷3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.2.2冒險(xiǎn)現(xiàn)象的判斷3.2組合邏輯電路中的

3.增加選通信號(hào)

1.增加冗余項(xiàng)

2.輸出接濾波電容

3.2.3冒險(xiǎn)現(xiàn)象的消除方法3.2組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)與消除方法3.增加選通信號(hào)1.增加冗余項(xiàng)2.輸出接濾波電進(jìn)程本身是并行行為，且存在于結(jié)構(gòu)體中。進(jìn)程內(nèi)部的語(yǔ)句要進(jìn)入進(jìn)程之后才能順序執(zhí)行。進(jìn)入進(jìn)程是靠敏感信號(hào)發(fā)生變化的時(shí)候，稱此時(shí)為“激活”進(jìn)程。若敏感信號(hào)同時(shí)激活多個(gè)進(jìn)程，進(jìn)程是按并行行為執(zhí)行的。進(jìn)程語(yǔ)句的一般形式如下：<進(jìn)程標(biāo)號(hào)>：PROCESS<敏感信號(hào)表><進(jìn)程說(shuō)明區(qū)>BEGIN<語(yǔ)句部分>WAITON<敏感信號(hào)表>；UNTIL<條件表達(dá)式>；WAITFOR<時(shí)間表達(dá)式>；ENDPROCESS;3.3VHDL的順序行為3.3.1進(jìn)程語(yǔ)句進(jìn)程本身是并行行為，且存在于結(jié)構(gòu)體中。進(jìn)程內(nèi)部的語(yǔ)例3.3.2用VHDL設(shè)計(jì)一告警系統(tǒng)的控制電路。接收來(lái)自煙霧、紅外線和濕度傳感器的三個(gè)輸入信號(hào)smoke、door和water。傳輸?shù)綀?bào)警設(shè)備的三個(gè)輸出信號(hào)fire_alarm、burg_alarm、water_alarm以及使能信號(hào)en。解：VHDL程序描述如下：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYalarmISPORT(smoke,door,water,en:INstd_logic;fire_am,burg_am,water_am:OUTstd_logic);ENDalarm;ARCHITECTUREalarm_arcOFalarmISBEGINPROCESS(smoke,door,water,en)3.3VHDL的順序行為3.3.2順序行為舉例例3.3.2用VHDL設(shè)計(jì)一告警系統(tǒng)的控制電路。

BEGINIF((smoke='1')AND(en='0'))THENfire_am<='1';ELSIF((door='1')AND(en='0'))THENburg_am<='1';ELSIF((water='1')AND(en='0'))THENwater_am<='1';ELSEfire_am<='0';burg_am<='0';water_am<='0';ENDIF;ENDPROCESS;ENDalarm_arc;3.3VHDL的順序行為BEGIN3.3VHDL的順序行為

二進(jìn)制編碼器是用n位二進(jìn)制對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的電路。二進(jìn)制編碼器輸入為N=2n個(gè)信號(hào)，輸出為n位二進(jìn)制代碼。根據(jù)編碼器輸出二進(jìn)制的位數(shù)，二進(jìn)制編碼器可分為3位二進(jìn)制編碼器和4位二進(jìn)制編碼器。3.4典型組合邏輯電路及其應(yīng)用3.4.1編碼器1.二進(jìn)制編碼器二進(jìn)制編碼器是用n位二進(jìn)制對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的

上例討論的是任何時(shí)候只允許一個(gè)輸入信號(hào)低電平有效的4位二進(jìn)制編碼器。如果同時(shí)按下兩個(gè)或兩個(gè)以上的按鍵，即輸入信號(hào)超過(guò)一個(gè)，編碼器輸出將產(chǎn)生錯(cuò)誤。而優(yōu)先編碼器是一種允許同時(shí)輸入兩個(gè)或兩個(gè)輸入信號(hào)以上的編碼器，輸出對(duì)應(yīng)哪個(gè)輸入的信號(hào)取決于其優(yōu)先權(quán)。3.4典型組合邏輯電路及其應(yīng)用2.優(yōu)先編碼器上例討論的是任何時(shí)候只允許一個(gè)輸入信號(hào)低電平有效的3.4典型組合邏輯電路及其應(yīng)用3.4典型組合邏輯電路及其應(yīng)用

可以只對(duì)圖3.4.1中的10個(gè)按鍵0～9編成二進(jìn)制代碼0000～1001，稱這樣的編碼器為二十進(jìn)制編碼器.。3.4典型組合邏輯電路及其應(yīng)用3.二-十進(jìn)制編碼器可以只對(duì)圖3.4.1中的10個(gè)按鍵0～9編成二進(jìn)制代碼。

二進(jìn)制譯碼器也稱為最小項(xiàng)譯碼器，譯碼器的每一組輸入編碼都是最小項(xiàng)。在若干個(gè)輸出端中僅有一端輸出有效電平（低或高），其余輸出端皆處于無(wú)效電平（高或低），這類譯碼器稱為變量譯碼器。3.4典型組合邏輯電路及其應(yīng)用3.4.2譯碼器1.二進(jìn)制譯碼器。二進(jìn)制譯碼器也稱為最小項(xiàng)譯碼器，譯碼器的每一組輸入。1）3線-8線集成譯碼器741382)8421BCD譯碼器74423.4典型組合邏輯電路及其應(yīng)用。1）3線-8線集成譯碼器741382)8421BCD3.42）8421BCD譯碼器7442二-十進(jìn)制譯碼器是將8421BCD碼轉(zhuǎn)換成10個(gè)對(duì)應(yīng)的輸出信號(hào)，輸入端有4個(gè)信號(hào)，輸出端有10個(gè)信號(hào)，所以又稱4線-10線譯碼器。7442是典型的4線10線譯碼器，其功能表和邏輯符號(hào)分別如表3.4.4和圖3.4.10所示。圖3.4.108421BCD譯碼器3.4典型組合邏輯電路及其應(yīng)用2）8421BCD譯碼器7442二-十進(jìn)制譯碼器是將81）實(shí)現(xiàn)組合邏輯電路2）用譯碼器構(gòu)成數(shù)據(jù)分配器3.4典型組合邏輯電路及其應(yīng)用2.二進(jìn)制碼譯碼器應(yīng)用1）實(shí)現(xiàn)組合2）用譯碼器構(gòu)成數(shù)據(jù)分配器3.4典型組合邏輯電1）實(shí)現(xiàn)組合邏輯電路

例3.4.4某組合邏輯電路的真值表如表3.4.5所示，試用譯碼器和門電路設(shè)計(jì)該邏輯電路，并分析其功能。解：寫出輸出S和F的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。選用3線-8線譯碼器74138。設(shè)A=A2、B=A1、C=A0。對(duì)應(yīng)2個(gè)輸出信號(hào)S和F，分別選用扇入系數(shù)為4的與非門實(shí)現(xiàn)。使與非門的輸入端接入S和F式中對(duì)應(yīng)的最小項(xiàng)，即可實(shí)現(xiàn)要求的邏輯，如圖3.4.12所示。可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。3.4典型組合邏輯電路及其應(yīng)用1）實(shí)現(xiàn)組合邏輯電路例3.4.4某組合邏輯電路的真值表表3.4.5例3.4.4真值表圖3.4.12例3.4.4邏輯圖3.4典型組合邏輯電路及其應(yīng)用表3.4.5例3.4.4真值表圖3.4.12例3.42）用譯碼器構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器是將1路輸入信號(hào)根據(jù)地址選擇碼A2A1A0的組態(tài)分配給多路輸出電路中的某一路輸出的電路?？捎^察圖3.4.13所示的單刀多擲開關(guān),由單刀多擲開關(guān)決定開關(guān)位置，從而確定了數(shù)據(jù)在2n個(gè)可能的通道中選擇一路輸出。圖3.4.13數(shù)據(jù)分配示意圖3.4典型組合邏輯電路及其應(yīng)用2）用譯碼器構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器是將1路輸入信號(hào)

在數(shù)字系統(tǒng)和測(cè)量?jī)x器中的數(shù)字、字母、符號(hào)需要顯示出來(lái)，以供人們直觀地讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號(hào)的器件稱為數(shù)字顯示器。3.4典型組合邏輯電路及其應(yīng)用3.顯示譯碼器在數(shù)字系統(tǒng)和測(cè)量?jī)x器中的數(shù)字、字母、符號(hào)需要顯示出來(lái)，1）七段發(fā)光二極管顯示器圖3.4.15七段發(fā)光二極管顯示器及發(fā)光段組合圖3.4典型組合邏輯電路及其應(yīng)用1）七段發(fā)光二極管顯示器圖3.4.15七段發(fā)光二極管顯示2）七段顯示譯碼器7447（1）正常譯碼顯示。（2）滅零。（3）試燈。（4）特殊控制端BI/RBO。3.4典型組合邏輯電路及其應(yīng)用2）七段顯示譯碼器7447（1）正常（2）滅零。（4）特殊控3）譯碼器的VHDL描述在編寫二進(jìn)制譯碼器的VHDL程序的功能前，確定輸入輸出引腳。3線-8線譯碼器有3個(gè)二進(jìn)制輸入端，在程序?qū)嶓w中定義a、b、c，8個(gè)輸出端定義為F0~F7。對(duì)輸入a、b、c的值進(jìn)行譯碼，使輸出端F0~F7對(duì)應(yīng)的輸出有效（低電平）。3線-8線譯碼器還有3個(gè)選通輸入端s1、s2a和s2b。只有在s1=1，s2a=0，s2b=0時(shí)，譯碼器才進(jìn)行正常譯碼，否則F0~F7輸出均為高電平。3.4典型組合邏輯電路及其應(yīng)用3）譯碼器的VHDL描述在編寫二進(jìn)制譯碼器的VHDL示意圖數(shù)據(jù)選擇器（multiplexer，MUX）又稱多路選擇器或多路開關(guān)，是應(yīng)用比較廣泛的中規(guī)模組合邏輯電路，尤其是電子設(shè)計(jì)自動(dòng)化技術(shù)發(fā)展成熟的今天。圖3.4.19數(shù)據(jù)選擇器3.4典型組合邏輯電路及其應(yīng)用3.4.3數(shù)據(jù)選擇器示意圖數(shù)據(jù)選擇器（multiplexer，MUX）又稱1）雙4選1數(shù)據(jù)選擇器74153圖3.4.204選1數(shù)據(jù)選擇器3.4典型組合邏輯電路及其應(yīng)用1.典型數(shù)據(jù)選擇器1）雙4選1數(shù)據(jù)選擇器74153圖3.4.204選1數(shù)據(jù)2)8選1數(shù)據(jù)選擇器74151圖3.4.218選1數(shù)據(jù)選擇器符號(hào)表3.4.1174151的功能表3.4典型組合邏輯電路及其應(yīng)用2)8選1數(shù)據(jù)選擇器74151圖3.4.218選1數(shù)據(jù)選1）用74151擴(kuò)展成16選1數(shù)據(jù)選擇器2）實(shí)現(xiàn)組合邏輯函數(shù)3.4典型組合邏輯電路及其應(yīng)用2.數(shù)據(jù)選擇器的應(yīng)用1）用74151擴(kuò)展成16選1數(shù)據(jù)選擇器2）實(shí)現(xiàn)組合邏輯函數(shù)表3.4.134位比較器7485功能表數(shù)3.4典型組合邏輯電路及其應(yīng)用3.4.4數(shù)據(jù)選擇比較器1.集成數(shù)值比較器7485表3.4.134位比較器7485功能表數(shù)3.4典型組3.4典型組合邏輯電路及其應(yīng)用2.數(shù)值比較器的應(yīng)用3.4典型組合邏輯電路及其應(yīng)用2.數(shù)值比較器的應(yīng)用圖3.4.28例3.4.10電路3.4典型組合邏輯電路及其應(yīng)用圖3.4.28例3.4.10電路3.4典型組合邏輯電

組合邏輯電路不僅可以完成邏輯轉(zhuǎn)換功能，還可以完成算術(shù)運(yùn)算功能。數(shù)字系統(tǒng)中兩個(gè)二進(jìn)制數(shù)之間的加、減、乘、除都由若干的加法運(yùn)算來(lái)完成，因此加法器是構(gòu)成運(yùn)算電路的基本單元。3.4典型組合邏輯電路及其應(yīng)用3.4.5算術(shù)運(yùn)算電路組合邏輯電路不僅可以完成邏輯轉(zhuǎn)換功能，還可以完成算術(shù)運(yùn)算

2）全加器1）半加器3)4位快速進(jìn)位加法器3.4典型組合邏輯電路及其應(yīng)用1.加法器2）全加器1）半加器3)4位快速3.4典型組合邏輯電路（1）實(shí)現(xiàn)8421BCD碼轉(zhuǎn)換余3碼電路。（4）實(shí)現(xiàn)2個(gè)1位8421BCD碼加法電路。（3）實(shí)現(xiàn)2個(gè)2位二進(jìn)制數(shù)乘法電路。（2）實(shí)現(xiàn)X-Y≥0的4位二進(jìn)制減法電路。3.4典型組合邏輯電路及其應(yīng)用2.加法器的應(yīng)用（4）實(shí)現(xiàn)2個(gè)1位8421BCD碼加法電路。（3）實(shí)現(xiàn)2個(gè)3.5.2PLD基本電路圖3.5可編程組合邏輯器件（PLD）3.5.1PLD基本結(jié)構(gòu)與表示方法1.PLD的基本結(jié)構(gòu)3.5.2PLD基本電路圖3.5可編程組合邏輯器件（P1）連接方式圖3.5.3PLD連接方式2.PLD的表示方法3.5可編程組合邏輯器件（PLD）1）連接方式圖3.5.3PLD連接方式2.PLD的表示2）基本邏輯門的表示方式（1）緩沖器。（2）與門和或門。3.5可編程組合邏輯器件（PLD）2）基本邏輯門的表示方式（1）緩沖器。（2）與門和或門。3.PLD初期的可編程邏輯器件是靠熔絲的接通與斷開產(chǎn)生邏輯，圖3.5.7給出了4（字線）個(gè)乘積項(xiàng)×2個(gè)輸出函數(shù)（位線）熔絲結(jié)構(gòu)的PLD。圖3.5.7熔絲型開關(guān)圖3.5.2PLD編程單元1.熔絲與反熔絲型3.5可編程組合邏輯器件（PLD）PLD初期的可編程邏輯器件是靠熔絲的接通與斷1）疊柵型（SIMOS）編程單元圖3.5.9疊柵型編程單元

3.5可編程組合邏輯器件（PLD）2.浮柵技術(shù)1）疊柵型（SIMOS）編程單元圖3.5.9疊柵型編2）隧道型（FLOTOX）編程單元3.5可編程組合邏輯器件（PLD）圖3.5.10FLOTOX結(jié)構(gòu)示意圖FLOTOX編程典型代表器件是E2PROM，圖3.5.10是FLOTOX編程單元。2）隧道型（FLOTOX）編程單元3.5可編程組合邏輯器件3）閃速（Flash）編程單元圖3.5.11是閃速編程單元，結(jié)構(gòu)類似于圖3.5.9(a)所示的SIMOS編程單元，區(qū)別在于疊柵編程單元的區(qū)域Sn+和漏極的區(qū)域Dn+是對(duì)稱的，而閃速編程單元源極的區(qū)域Sn+大于漏極的區(qū)域Dn+，這兩塊區(qū)域不是對(duì)稱的。圖3.5.11Flash結(jié)構(gòu)示意圖3.5可編程組合邏輯器件（PLD）3）閃速（Flash）編程單元圖3.5.11是閃速編

PLD主要有可編程只讀存儲(chǔ)器（programmablereadonlymemory,PROM）