課程設計報告課程名稱數字邏輯課程設計課題任務一10線-4線優(yōu)先編碼器的設計課題任務二T觸發(fā)器的設計專業(yè)網絡工程班級學號姓名指導教師劉洞波陳華光陳多2015年12月31日

課程設計任務書課程名稱數字邏輯課程設計課題任務一10-4線優(yōu)先編碼器課題任務二T觸發(fā)器的設計專業(yè)班級網絡工程學生姓名學號指導老師劉洞波陳華光陳多審批任務書下達日期：2015年12月14日任務完成日期：2015年12月31日一、設計內容與設計要求1．設計內容：本課程是一門專業(yè)實踐課程，學生必修的課程。其目的和作用是使學生能將已學過的數字電子系統設計、VHDL程序設計等知識綜合運用于電子系統的設計中，掌握運用VHDL或者VerilogHDL設計電子系統的流程和方法，采用QuartusII等工具獨立應該完成2個設計題目的設計、仿真與測試。加強和培養(yǎng)學生對電子系統的設計能力,培養(yǎng)學生理論聯系實際的設計思想，訓練學生綜合運用數字邏輯課程的理論知識的能力，訓練學生應用QuartusII進行實際數字系統設計與驗證工作的能力，同時訓練學生進行芯片編程和硬件試驗的能力。任務一：組合電路設計課題題目題目一4線-16線譯碼器電路設計；題目二16選1選擇器電路設計；題目三4位輸入數據的一般數值比較器電路設計題目四10線-4線優(yōu)先編碼器的設計題目五8位全加器的設計任務二：時序電路設計課題題目題目一RS觸發(fā)器的設計；題目二JK觸發(fā)器的設計；題目三D觸發(fā)器的設計；題目四T觸發(fā)器的設計；題目五十進制同步計數器的設計；每位同學根據自己學號除以5所得的余數加一，在任務一和任務二中同時選擇相應題號的課題。2個任務獨立完成對應“功能描述”、“詳細設計”部分，共用封面、封二、成績評分表和封底，裝訂成一冊。參考書目1

EDA技術與VHDL程序開發(fā)基礎教程雷伏容,李俊,尹霞

清華大學出版社

978-7-302-22416-7

2010

TP312VH/362

VHDL電路設計技術王道憲賀名臣_x001D_劉偉

國防工業(yè)出版社

7-118-03352-9

2004

TN702/623

VHDL實用技術潘松,王國棟

7-81065

7-81065-290-7

2000

TP312VH/14

VHDL語言100例詳解北京理工大學ASIC研究所

7-900625

7-900625-02-X

1999

TP312VH/35

VHDL編程與仿真王毅平等

人民郵電出版社

7-115-08641-9

2000

73.9621/W38V6

VHDL程序設計教程邢建平_x001D_曾繁泰

清華大學出版社

7-302-11652-0

2005

TP312VH/27/37

VHDL電路設計雷伏容

清華大學出版社

7-302-14226-2

2006

TN702/1852．設計要求：課程設計報告規(guī)范課程設計報告應包含如下幾個部分1)功能描述說明設計器件的功能，包括真值表（功能表），函數表達式，邏輯電路圖2)詳細設計按照VHDL語言開發(fā)流程寫出整個開發(fā)過程，可以根據如下步驟適當導出程序，程序界面截圖到課程設計報告對應模塊。3)調試分析以及設計體會a.仿真或程序下載調試（附界面截圖）。b.設計過程中遇到的問題以及解決問題的方法。c.課程設計過程經驗教訓、心得體會。4)書寫格式見附帶說明。5)附錄a.參考書目b.源程序清單（帶注釋）●考核方式指導老師負責驗收程序的運行結果，并結合學生的工作態(tài)度、實際動手能力、創(chuàng)新精神和設計報告等進行綜合考評，并按優(yōu)秀、良好、中等、及格和不及格五個等級給出每位同學的課程設計成績。具體考核標準包含以下幾個部分：平時出勤（占10%）系統需求分析、功能設計、數據結構設計及程序總體結構合理與否（占10%）程序能否完整、準確地運行，個人能否獨立、熟練地調試程序（占40%）設計報告（占30%）注意：不得抄襲他人的報告（或給他人抄襲），一旦發(fā)現，成績?yōu)榱惴帧＊毩⑼瓿汕闆r（占10%）。課程設計驗收要求運行所設計的系統。回答有關問題。提交課程設計報告紙質稿。提交源程序或設計報告文檔電子稿。依內容的創(chuàng)新程度，完善程序情況及對程序講解情況打分。二、進度安排上機時間：十六周周四14:00-18:00十七周周二8:00-12:00、14:00-18:00十七周周四8:00-12:00十七周周五8:00-12:00十八周周二14:00-18:00（交報告）附帶說明：課程設計報告裝訂順序：封面、任務書、目錄、正文、評分、附件（程序清單）。正文的格式:一級標題用3號黑體,二級標題用四號宋體加粗,正文用小四號宋體;行距為22。正文的內容:一、課題的主要功能；二、詳細設計；三、程序調試；四、總結；五、附件（所有程序的原代碼，要求對程序寫出必要的注釋）。2個任務獨立完成對應報告，共用封面、封底，裝訂成一冊。正文總字數要求在5000字以上（不含程序原代碼）。目錄一、10-4線優(yōu)先編碼器的功能1.1函數表達式1.2函數真值表1.3邏輯電路圖二、詳細設計2.1創(chuàng)建項目2.2VHDL文本設計語言輸入2.3編譯功能界面2.4編譯成功三、程序調試3.1進入波形仿真功能3.2給定輸入信號3.3生成波形圖四、總結五、附件5.1參考書目5.2源程序代碼一、10-4線優(yōu)先編碼器的主要功能1.110線-4線優(yōu)先編碼器的功能是把輸入端代表“0”~“9”這10個數字編成BCD碼，并且具有優(yōu)先編碼功能，即只對其中優(yōu)先級別最高的信號進行編碼。優(yōu)先級別高的編碼器信號排斥級別低的。它需要編碼的10個輸入信號：I0~I9，輸出4位2進制代碼：Y3、Y2、Y1、Y0。其輸出函數表達式為：Y3=I9+I8=I9+I8；Y2=EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I6+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I5+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I4；Y1=EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I6+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I5)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I3+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I5)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I2；Y0=I9+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)I5+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I3+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I2)I1；1.2真值表：I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y01XXXXXXXXX100101XXXXXXXX1000001XXXXXXX01110001XXXXXX011000001XXXXX0101000001XXXX01000000001XXX001100000001XX0010000000001X00011.3邏輯電路圖二、詳細設計2.1創(chuàng)建項目2.2VHDL文本設計語言輸入2.3編譯功能界面2.4編譯成功三、程序功能調試3.1進入波形仿真功能3.2給定輸入信號3.3生成波形圖一、T觸發(fā)器的功能1.1函數表達式1.2函數真值表1.3邏輯電路圖二、詳細設計2.1創(chuàng)建項目2.2VHDL文本設計語言輸入2.3編譯功能界面2.4編譯成功三、程序調試3.1進入波形仿真功能3.2給定輸入信號3.3生成波形圖四、總結五、附件5.1參考書目5.2源程序代碼一、T觸發(fā)器的功能T觸發(fā)器的特征方程Qn+1=T+Qn，T=0時，時鐘信號到達后狀態(tài)保持不變；T=1時每來一個時鐘信號它的狀態(tài)就會翻轉一次，具有翻轉功能。在數電中常用來構成計數器。1.1：函數表達式Qn+1=T+Qn1.2：函數真值表TQn+10Qn11.3：邏輯電路圖二、詳細設計2.1創(chuàng)建項目2.2VHDL文本設計語言輸入2.3編譯功能界面2.4編譯成功三、程序功能調試3.1進入波形仿真功能3.2給定輸入信號3.3生成波形圖四：總結一周的課程設計結束了，在這次課程設計中檢驗了我平時學習的知識，在這一周中發(fā)現自己有很多知識還不能融會貫通，但是在設計過程中，讓我學會了合作學會了與他人相處。程設計是我們專業(yè)課程知識綜合應用的實踐訓練，是我們邁向社會，從事職業(yè)工作前一個必不可少的過程，“千里之行始于足下”，通過這次課程設計，我深深體會了這句話。在這次設計中遇到了很多實際性的問題，在實際設計中才發(fā)現，書本上理論性的東西與在實際運用中的還是有一定的出入的，所以有些問題不但要深入地理解，而且要不斷地更正以前的錯誤思維。一切問題必須要靠自己一點一滴的解決，而在解決的過程當中你會發(fā)現自己在飛速的提升。對于教材管理系統，其程序是比較簡單的，主要是解決程序設計中的問題，而程序設計是一個很靈活的東西，它反映了你解決問題的邏輯思維和創(chuàng)新能力，它才是一個設計的靈魂所在。因此在整個設計過程中大部分時間是用在程序上面的。很多子程序是可以借鑒書本上的，但怎樣銜接各個子程序才是關鍵的問題所在，這需要對系統的結構很熟悉。因此可以說系統的設計是軟件和硬件的結合，二者是密不可分的。通過這次課程設計我也發(fā)現了自身存在的不足之處，雖然感覺理論上已經掌握，但在運用到實踐的過程中仍有意想不到的困惑，經過一番努力才得以解決。

這也激發(fā)了我今后努力學習的興趣，我想這將對我以后的學習產生積極的影響。其次，這次課程設計讓我充分認識到團隊合作的重要性，只有分工協作才能保證整個項目的有條不絮。另外在課程設計的過程中，當我們碰到不明白的問題時，指導老師總是耐心的講解，給我們的設計以極大的幫助，使我們獲益匪淺。通過這次設計，我懂得了學習的重要性，了解到理論知識與實踐相結合的重要意義，學會了堅持、耐心和努力，這轉載自讀后感將為自己今后的學習和工作做出了最好的榜樣。我覺得作為一名軟件工程專業(yè)的學生，這次課程設計是很有意義的。更重要的是如何把自己平時所學的東西應用到實際中。雖然自己對于這門課懂的并不多，很多基礎的東西都還沒有很好的掌握，覺得很難，也沒有很有效的辦法通過自身去理解，但是靠著這一個多禮拜的“學習”，在小組同學的幫助和講解下，漸漸對這門課逐漸產生了些許的興趣，自己開始主動學習并逐步從基礎慢慢開始弄懂它。計算機與通信學院課程設計評分表課題名稱：任務一10-4線優(yōu)先編碼器任務二T觸發(fā)器的設計項目評價設計方案的合理性與創(chuàng)造性設計與調試結果設計說明書的質量答辯陳述與回答問題情況課程設計周表現情況綜合成績教師簽名：日期：五：附錄5.1：參考書目1

EDA技術與VHDL程序開發(fā)基礎教程雷伏容,李俊,尹霞

清華大學出版社

978-7-302-22416-7

2010

TP312VH/362

VHDL電路設計技術王道憲賀名臣_x001D_劉偉

國防工業(yè)出版社

7-118-03352-9

2004

TN702/623

VHDL實用技術潘松,王國棟

7-81065

7-81065-290-7

2000

TP312VH/14

VHDL語言100例詳解北京理工大學ASIC研究所

7-900625

7-900625-02-X

1999

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VHDL編程與仿真王毅平等

人民郵電出版社

7-115-08641-9

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73.9621/W38V6

VHDL程序設計教程邢建平_x001D_曾繁泰

清華大學出版社

7-302-11652-0

2005

TP312VH/27/37

VHDL電路設計雷伏容

清華大學出版社

7-302-14226-2

2006

TN702/1855.2：T觸發(fā)器的源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcdff1IS PORT(t:INSTD_LOGIC;/輸入cp:INSTD_LOGIC;/時針q:OUTSTD_LOGIC;/輸出qnot:OUTSTD_LOGIC);ENDcdff1;ARCHITECTUREdataflowOFcdff1ISSIGNALq_temp:std_logic;BEGINPROCESS(cp)BEGINIF(cp'EVENTANDcp='1')THEN/當時針存在并為時/IF(t='1')THENq_temp<=NOTq_temp;/進行翻轉/ELSEq_temp<=q_temp;ENDIF;ENDIF;ENDPROCESS;q<=q_temp;qnot<=NOTq_temp;ENDdataflow;5.3：10-4線優(yōu)先編碼器源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcypriority_encoderIS PORT( datain:INSTD_LO